集成電路系統(tǒng)設(shè)計實驗報告

1、實 驗 報 告姓名 # 學(xué)號 # 專業(yè) # 班級 # 一、 設(shè)計/實驗項目名稱： 集成電路系統(tǒng)EDA軟件使用簡介 基本內(nèi)容描述：了解門電路元件庫，了解邏輯電路的仿真，了解原理圖文件的綜合和下載。輸入端為：A、B、C ; 輸出端為：O0、O1、O2、O3、O4、O5、O6、O7。二、 電路設(shè)計及原理了解元件設(shè)計圖如圖1所示。圖1. 了解元件電路設(shè)計圖了解元件電路通過添加與門和非門，實現(xiàn)了ABC的各種情況輸出，結(jié)果由O0O7輸出端輸出。 三、 設(shè)計電路仿真與分析了解元件電路仿真圖如圖2所示，由仿真可得出ABC的所有可能輸出結(jié)果。圖2. 了解元件電路仿真圖四、 實驗結(jié)論 由仿真實驗可知： 設(shè)計電路正

2、確，實現(xiàn)了ABC的所有組合輸出。實 驗 報 告姓名 # 學(xué)號 # 專業(yè) # 班級 #一、 設(shè)計/實驗項目名稱： 多選一選擇器電路的設(shè)計 基本內(nèi)容描述：完成2選1多路選擇器mux21a的設(shè)計及仿真，其中a、s、b為輸入端，y為輸出端；完成4選1多路選擇器mux41a的設(shè)計及仿真，其中A0、A1、O0、O1、O2、O3為輸入端，Y為輸出端。二、 電路設(shè)計及原理2選1多路選擇器mux21a的設(shè)計電路圖如圖2.1所示。4選1多路選擇器mux41a的設(shè)計電路如圖2.2所示。圖2.1 2選1多路選擇器mux21a設(shè)計電路圖圖2.2 4選1多路選擇器mux41a設(shè)計電路圖2選1多路選擇器mux21a中，s為

3、地址碼輸入端，決定輸出端y輸出a或b的輸入信號。同樣的，4選1多路選擇器mux41a中，A0、A1為地址碼輸入端，決定輸出端Y輸出輸入端A0A1中的其中一個信號。三、 設(shè)計電路仿真與分析2選1選擇器mux21a的功能仿真圖如圖2.3所示，該電路通過地址選擇輸入端s選擇輸出端y輸出的是輸入端a或b的輸入信號。圖2.3 2選1多路選擇器mux21a的仿真圖4選1選擇器mux41a的功能仿真圖如圖2.4所示，該電路通過選擇輸入端A0與A1選擇輸出端Y輸出的是輸入端A0A7中的哪一個輸入信號。圖2.4 4選1多路選擇器mux41a的仿真圖四、 實驗結(jié)論 由仿真實驗可知：（1）2選1多路選擇器mux21

4、a與4選1多路選擇器mux41a的電路設(shè)計正確，實現(xiàn)了數(shù)據(jù)選擇器的功能，數(shù)據(jù)選擇器通過地址碼選擇輸出的信號。（2）在本實驗中2選1多路選擇器mux21a通過地址碼輸入端s控制輸出，4選1多路選擇器則通過地址碼輸入端A0、A1控制輸出。實 驗 報 告姓名 # 學(xué)號 # 專業(yè) # 班級 #五、 設(shè)計/實驗項目名稱： 一位全加器電路的設(shè)計 基本內(nèi)容描述：完成雙2選1多路選擇器的設(shè)計及仿真，完成一位半加器的設(shè)計及仿真，利用已經(jīng)設(shè)計好的半加器完成一位全加器的設(shè)計及仿真和一位全減器的設(shè)計及仿真。六、 電路設(shè)計及原理（1）雙2選1多路選擇器雙2選1多路選擇器的基本單元（mux21a）設(shè)計原理圖如圖3.1所示

5、，雙2選1多路選擇器以圖3.1設(shè)計電路生成的設(shè)計圖如圖3.2所示。圖3.1 基本單元（mux21a）設(shè)計原理圖基本單元二選一多路選擇器mux21a可通過地址碼輸入端s控制輸出端y的輸出,當(dāng)s為高電平時輸出輸入端b接收的信號，當(dāng)s為低電平時輸出輸入端a接收的信號。圖3.2 雙2選1多路選擇器的設(shè)計電路雙2選擇器以二選一多路選擇器為基本單元設(shè)計而成，通過地址碼輸入端s0與s1控制輸出端outy的輸出。當(dāng)s1s0=00時，輸出輸入端a1的輸入信號；當(dāng)s1s0=01時輸出輸入端a2的輸入信號；當(dāng)s1s0=10時輸出輸入端a3的輸入信號。（2）一位全加器的設(shè)計一位半加器h_adder的設(shè)計電路圖如圖3.

6、3所示，以一位半加器h_adder為基本單元設(shè)計的一位全加器f_adder設(shè)計圖如圖3.4所示。圖3.3 一位半加器h_adder的設(shè)計電路圖一位半加器h_adder電路可實現(xiàn)如表一所示的邏輯功能。表一圖3.4 一位全加器f_adder的設(shè)計電路一位全加器f_adder的加數(shù)輸入輸入端為ain和bin，前一位進位端為cin,均為輸入端；輸出端有cout和sun，cout為進位端，sum為輸出端。要相加的數(shù)在輸入端ain與bin輸入，在輸出端sum就課得出本位的相加結(jié)果，輸出端可得出是否有進位。（3）一位全減器的設(shè)計一位全減器f_subber以一位半加器a_dder為基本元件設(shè)計而成，其設(shè)計原理

7、圖如圖3.5所示。該一位全減器可以實現(xiàn)輸入端x與y的想減，輸出端differ可輸出相減數(shù)本位的計算結(jié)果，輸出端sub_out顯示向高位的借位，輸入端sub_in顯示向低位的借位。圖3.5 一位全減器f_subber的設(shè)計電路七、 設(shè)計電路仿真與分析（1）雙2選1多路選擇器的設(shè)計雙2選1的多路選擇器的功能仿真圖如圖3.6所示。由仿真圖可以看出該雙2選1多路選擇器的設(shè)計通過地址輸入碼s0與s1控制輸出端的輸出信號。圖3.6 雙2選1多路選擇器仿真圖（2）一位全加器的設(shè)計一位半加器h_adder的功能仿真圖如圖3.7所示，該設(shè)計的一位半加器能實現(xiàn)表一的邏輯功能。圖3.7 一位半加器h_adder的仿

8、真圖一位全加器f_adder的仿真圖如圖3.8所示。該設(shè)計的一位全加器可以實現(xiàn)兩個一位二進制數(shù)的相加，課在輸出端sum輸出從輸入端ain和bin輸入的相加數(shù)的本位相加結(jié)果，輸出端cout輸出相加的進位結(jié)果，實現(xiàn)兩個一位二進制數(shù)的相加功能。圖3.8 一位全加器f_adder的仿真圖（3）一位全減器的設(shè)計一位全減器f_suber的仿真圖如圖3.9所示。該設(shè)計的一位全減器可以實現(xiàn)兩個一位二進制數(shù)的相減，本位相減結(jié)果由輸出端differ輸出，輸出端sub_out表示是否向高位借數(shù)。圖3.9 一位全減器f_suber的仿真圖八、 實驗結(jié)論 由仿真實驗可知：（1） 雙2選1選擇器、一位全加器、一位全減器電

9、路均設(shè)計成功，功能均正確。（2） 雙2選1選擇器通過地址輸入碼選擇輸出信號；一位全加器能實現(xiàn)可實現(xiàn)兩位一位二進制數(shù)的加法，得出本位的數(shù)和對高位的進位；一位全減器可實現(xiàn)兩位一位二進制數(shù)的減法，得出本位的數(shù)和向高位的借位。實 驗 報 告姓名 學(xué)號 專業(yè) 班級 九、 設(shè)計/實驗項目名稱： 含時鐘使能的十進制計數(shù)器的設(shè)計 基本內(nèi)容描述：完成基于74390的十進制計數(shù)器電路設(shè)計及仿真，完成含時鐘使能的2位十進制計數(shù)器的電路的設(shè)計及仿真，完成含時鐘使能的30進制計數(shù)器的設(shè)計及仿真。十、 電路設(shè)計及原理（1） 基于74390的十進制計數(shù)器的設(shè)計十進制計數(shù)器的基本單元74390設(shè)計原理圖如圖4.1所示，十進制

10、技術(shù)器的設(shè)計原理圖如圖4.2所示。圖4.1 基本元件74390設(shè)計原理圖基本元件74390有兩組輸入端：1CLR、1CLKA、1CLKB為一組，2CLR、2CLKA、2CLKB為另外一組；兩組輸出端：1QA、1QB、1QC、1QD為一組，2QA、2QB、2QC、2QD又為另外一組。其中開頭為1的為一組，開頭為2的又一組，CLR端為清零端，高電平清零，CLK為輸入脈沖端，上升沿使芯片計數(shù)，且芯片74390有過9（即輸出超過1001）自動清零功能。圖4.2十進制計數(shù)器電路設(shè)計圖十進制計數(shù)器輸入端為1CLK，輸出端為q3.0，清零端1CLR姐弟，芯片隨輸入端信號的上升沿計數(shù)，且過9自動清理。（2）

11、含時鐘使能的2位十進制計數(shù)器的設(shè)計含時鐘使能的2位十進制計數(shù)器的設(shè)計原理圖如圖4.3所示。輸入端enb為使能端，接高電平計數(shù)有效，低電平無效；輸入端CLK為時鐘輸入端，上升沿計數(shù)；輸入端CLR為清零端，高電平有效。輸出端為q3.0與q7.4，輸出已經(jīng)記到的數(shù)；進位端count顯示是否有進位，高電平表示有進位，低電平表示無進位。該2位十進制計數(shù)器可以實現(xiàn)0099的計數(shù)。圖4.3 含時鐘使能的2位十進制計數(shù)器的設(shè)計電路（3） 含時鐘使能的30進制計數(shù)器的設(shè)計含時鐘使能的30進制計數(shù)器的設(shè)計原理圖如圖4.4所示。該電路在含時鐘使能的2位十進制計數(shù)器基礎(chǔ)上加上了一個反饋電路，使計數(shù)器輸出超過29時（即

12、超過0010 1001）自動清零，實現(xiàn)30進制計數(shù)。圖4.4 含時鐘使能的30進制數(shù)的電路設(shè)計十一、 設(shè)計電路仿真與分析（1） 基于74390的十進制計數(shù)器的設(shè)計基于74390的十進制計數(shù)器設(shè)計電路的功能仿真圖如圖4.5所示，輸入端接時序脈沖，輸出端實現(xiàn)了09（即00001001）的計數(shù)，且過9后(即過1001后)自動清零，重新計數(shù)，清零端CLR接地為低電平，不清零。圖4.5 十進制計數(shù)器電路的仿真圖（2） 含時鐘使能的2位十進制計數(shù)器的設(shè)計含時鐘使能的2位十進制計數(shù)器設(shè)計電路的功能仿真圖如圖4.6所示。使能端enb接高電平使計數(shù)器可以計數(shù)，輸入端CLK接時鐘脈沖，上升沿計數(shù)，清零端CLR接低

13、電平，不清零。該電路可以實現(xiàn)0099（即0000 0000 1001 1001）的計數(shù)。圖4.6 含時鐘使能的2位十進制計數(shù)器電路的仿真圖（3） 含時鐘使能的30進制計數(shù)器的設(shè)計含時鐘使能的30進制計數(shù)器的設(shè)計電路的時序仿真圖如圖4.7所示。使能端始終接高電平，使芯片計數(shù)，輸入端CLK接時鐘脈沖，上升沿計數(shù)，當(dāng)計數(shù)超過29（即超過0010 1001）時，有反饋電路使清零端CLR輸入高電平，芯片清零，重新計數(shù)，實現(xiàn)30進制計數(shù)。圖4.7 含時鐘使能的30進制計數(shù)器設(shè)計電路的仿真圖十二、 實驗結(jié)論 由仿真實驗可知：（1）基于74390的十進制計數(shù)器、含時鐘使能的2位十進制計數(shù)器、含時鐘使能的30進

14、制計數(shù)器的電路設(shè)計均成功，邏輯功能均正確。（2）使能輸入端enb時鐘接高電平，高電平有效；清零輸入端clr始終接低電平，低電平無效。利用反饋電路能實現(xiàn)利用M進制的計數(shù)器實現(xiàn)N進制計數(shù)器的功能（N<=M）。實 驗 報 告姓名 3# 學(xué)號 # 專業(yè) # 班級 #十三、 設(shè)計/實驗項目名稱： 編碼器與譯碼器的設(shè)計 基本內(nèi)容描述：完成8421編碼器的設(shè)計與仿真，完成5-24譯碼器的設(shè)計及仿真，得出結(jié)論并分析。十四、 電路設(shè)計及原理（1）8421編碼器的設(shè)計8421編碼器的基本元件74148的設(shè)計電路如圖5.1所示，基于74148設(shè)計的8421編碼器的設(shè)計電路如圖5.2所示。圖5.1 基本元件74

15、148設(shè)計電路圖基本元件74148的輸入使能端為EIN，低電平有效；選通輸出端為EON,低電平有效；擴展輸出端為GSN，同樣低電平有效；輸入端0N、1N、2N、3N、4N、5N、6N、7N其中一個輸入為低電平，其余為高電平，則輸出端A2N、A1N、A0N輸出對應(yīng)的二進制碼的反碼。該基本元件74148能實現(xiàn)表一所示的功能。表一由表一可以看出，使能端EIN=0時，編碼器處于工作狀態(tài)，允許編碼。即只要有一個輸入為0，A2N A1N A0N就輸出對應(yīng)的二進制的反碼。同時擴展輸出GSN為0，而選通輸出EON則為1。當(dāng)所有輸入均為1時，A2NA1NA0N=111，而GSN為1，EON為0。當(dāng)EIN=1時，

16、編碼器處于禁止工作狀態(tài)，此時輸入0N7N不論為何值，輸出A2N、A1N、A0N均為1，擴展輸出EON和選通輸出GSN均為1。圖5.2 8421編碼器設(shè)計電路圖8421編碼器數(shù)據(jù)輸入端為I0115，輸入時其中一個輸入端為低電平其余為高電平或者均為高電平，則輸出端A3A2A1A0輸出對應(yīng)的二進制的反碼。使能輸入端EI始終為低電平，低電平有效。（2）524譯碼器的設(shè)計524譯碼器的基本元件74139的設(shè)計電路圖如圖5.3所示，以元件74139為基礎(chǔ)的524譯碼器電路設(shè)計圖如圖5.4所示。圖5.3 基本元件74139設(shè)計電路圖由圖可知，基本元件74139實際上存在兩組相同的電路，通過兩組電路的組合可實

17、現(xiàn)如表二所示的功能。以功能劃分，也可以劃分為兩組，輸入端為GN、A、B，其中GN為輸入使能端，低電平有效。表二圖5.4 5-25譯碼器的電路設(shè)計圖5-24譯碼器輸入端為adder4.0，輸入一個四位二進制數(shù)，刻在輸出端中得到對應(yīng)輸入的譯碼。十五、 設(shè)計電路仿真與分析（1）8421編碼器的設(shè)計8424編碼器電路的功能仿真圖如圖5.5所示。輸入使能端EI低電平有效，始終為低電平，輸入端I0I15輸入信號，通過設(shè)計電路在輸出端A0A3得到了對應(yīng)輸入的8421編碼。圖5.5 8421編碼器設(shè)計電路的仿真圖（2）5-24譯碼器的設(shè)計5-24譯碼器設(shè)計電路的功能仿真圖如圖5.6所示。該電路輸入使能端EI低

18、電平有效，始終低電平；輸出使能端EO和擴展輸出端GS也是低電平有效，由數(shù)輸入信號決定；輸出端A0A3的信號則由輸入端I0I15決定，通過設(shè)計的電路可實現(xiàn)譯碼功能。圖5.6 5-24譯碼器設(shè)計電路的功能仿真十六、 實驗結(jié)論 由仿真實驗可知：（1）8421編碼器與5-24譯碼器的電路設(shè)計成果，功能設(shè)計正確。（2）輸入使能端、輸出使能端、輸出擴展端均低電平有效。實 驗 報 告姓名 # 學(xué)號 # 專業(yè) # 班級 #十七、 設(shè)計/實驗項目名稱： 一位8421BCD碼加法器電路的設(shè)計 基本內(nèi)容描述：用74283加法器和邏輯門設(shè)計實現(xiàn)一位8421BCD碼加法器電路及進行防真，輸入輸出均是BCD碼，CI為低位

19、的進位信號，CO為高位的進位信號，輸入為兩個1位十進制數(shù)A，輸出用S表示。十八、 電路設(shè)計及原理一位8421BCD加法器的基本元件74283加法器的設(shè)計電路如圖6.1所示，用74283加法器和邏輯門設(shè)計實現(xiàn)的一位8421BCD碼加法器電路如圖6.2所示。圖6.1 基本元件7283加法器設(shè)計電路74283加法器可實現(xiàn)兩個四位二進制數(shù)（A3A2A1A0與B3B2B1B0）的相加，計算結(jié)果由輸出端sum4sum3sum2sum1輸出，并且有進位輸入端C0，進位輸出端C4.圖5.2 8421BCD加法器設(shè)計電路圖8421BCD加法器由輸入端A3.0、B3.0輸入兩個四位加數(shù)，相加結(jié)果又輸出端sum3.

20、0輸出，輸入進位端CI設(shè)為0，輸出進位端CO輸出結(jié)果由相加結(jié)果決定。十九、 設(shè)計電路仿真與分析8421BCD加法器設(shè)計電路的功能仿真圖如圖5.3所示。通過功能驗證，該電路實現(xiàn)了兩個數(shù)的相加功能，結(jié)果正確。圖5.3 8421BCD加法器仿真圖二十、 實驗結(jié)論 由仿真實驗可知：（1） 設(shè)計8421加法器電路成功，功能設(shè)計正確。（2） 輸入輸出均有進位端，可實現(xiàn)加數(shù)的進位功能。實 驗 報 告姓名 # 學(xué)號 # 專業(yè) #3 班級 #二十一、 設(shè)計/實驗項目名稱： 7人表決電路的設(shè)計 基本內(nèi)容描述：參加表決者7人，同意為1，不同意為0，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。設(shè)計7人表

21、決器，顯示表決結(jié)果。 二十二、 電路設(shè)計及原理7人表決器的基本元件一位全加器f_adder設(shè)計電路圖如圖7.1所示，7人表決器的設(shè)計電路如圖7.2所示。圖7.1 基本元件一位全加器f_adder設(shè)計電路圖一位全加器f_adder的加數(shù)輸入輸入端為ain和bin，前一位進位端為cin,均為輸入端；輸出端有cout和sun，cout為進位端，sum為輸出端。要相加的數(shù)在輸入端ain與bin輸入，在輸出端sum就可得出本位的相加結(jié)果，輸出端可得出是否有進位。圖7.2 7人表決器的設(shè)計電路圖7人表決器利用一位全加器計數(shù)，然后通過記到的通過與非通過的數(shù)字比較，最后得出表決結(jié)果，以亮紅燈或者綠燈的形式顯示

22、，高電平使燈亮。二十三、 設(shè)計電路仿真與分析7人表決器設(shè)計電路的功能仿真圖如圖7.3 所示。參加表決者7人，同意為1，不同意為0，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。通過一位加法器實現(xiàn)加法計數(shù)，最后得出結(jié)果。圖7.3 7人表決器設(shè)計電路的功能仿真圖二十四、 實驗結(jié)論 由仿真實驗可知：a) 設(shè)計7人表決器電路成功，功能設(shè)計正確。b) 同意為高電平1，不同意為低電平0，高電平1使燈亮.實 驗 報 告姓名 # 學(xué)號 # 專業(yè) # 班級 #二十五、 設(shè)計/實驗項目名稱： D觸發(fā)器構(gòu)成的循環(huán)碼計數(shù)器的設(shè)計 基本內(nèi)容描述：用D觸發(fā)器構(gòu)成按循環(huán)碼(000->001->011

23、->111->101->100->000)規(guī)律工作的六進制同步計數(shù)器。二十六、 電路設(shè)計及原理基本元件D觸發(fā)器的設(shè)計電路如圖8.1所示，按循環(huán)碼(000->001->011->111->101->100->000)規(guī)律工作的六進制同步計數(shù)器的設(shè)計電路如圖8.2所示。圖8.1 D觸發(fā)器的設(shè)計電路圖D觸發(fā)器中，當(dāng)CP=0時，與非門G3和G4封鎖，其輸出為1，觸發(fā)器的狀態(tài)不變，同時可接收輸入信號D；當(dāng)CP由0變1時，Q=D；觸發(fā)器翻轉(zhuǎn)后，在CP=1時輸入信號被封鎖。圖8.2 六進制循環(huán)計數(shù)器的設(shè)計電路圖六進制循環(huán)計數(shù)器中D觸發(fā)器輸入端的值滿

24、足如表一所示的邏輯關(guān)系，通過基本元件D觸發(fā)器和外部邏輯電路是形成了按規(guī)律工作的六進制循環(huán)碼（000->001->011->111->101->100->000）。表一Q2Q1Q0000001011111101100D2001110D1011000D0111100二十七、 設(shè)計電路仿真與分析D觸發(fā)器構(gòu)成的循環(huán)碼計數(shù)器設(shè)計電路的功能仿真圖如圖8.3所示。該設(shè)計電路實現(xiàn)了000->001->011->111->101->100->000的循環(huán)計數(shù)。圖8.3 D觸發(fā)器構(gòu)成的循環(huán)碼計數(shù)器設(shè)計電路的功能仿真圖二十八、 實驗結(jié)論 由仿真實驗可知：a) 設(shè)計D觸發(fā)器構(gòu)成的循環(huán)碼計數(shù)器電路成功，功能設(shè)計正確。b) 用時鐘脈沖實現(xiàn)計數(shù)，且設(shè)計電路可以自動復(fù)位，即實現(xiàn)000->001->011->111->101->100->000的循環(huán)。實 驗 報 告姓名 # 學(xué)號 # 專業(yè) # 班級 #二十九、 設(shè)計/實驗項目名稱： 分頻電路的設(shè)計 基本內(nèi)容描述：利用74161實現(xiàn)2分頻、4分頻、8分頻和16分頻，