王金明 電子設(shè)計自動化第一章課件(非原版)

1、EDA技術(shù)與技術(shù)與Verilog設(shè)計設(shè)計第第1章章 EDA技術(shù)概述技術(shù)概述學(xué)習(xí)目標：學(xué)習(xí)目標： 建立建立EDA技術(shù)的基本概念。技術(shù)的基本概念。學(xué)習(xí)重點：學(xué)習(xí)重點： 1.EDA技術(shù)的定義，三要素；技術(shù)的定義，三要素； 2.TOP-DOWM（自頂向下）（自頂向下） 的設(shè)計方法；的設(shè)計方法； 3.EDA的設(shè)計流程；的設(shè)計流程；了解：了解： 1.EDA技術(shù)的特點及發(fā)展趨勢；技術(shù)的特點及發(fā)展趨勢； 2.當前主流的當前主流的EDA廠商、芯片以及開發(fā)環(huán)境。廠商、芯片以及開發(fā)環(huán)境。 學(xué)習(xí)內(nèi)容學(xué)習(xí)內(nèi)容n1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展n1.2 Top-down設(shè)計與設(shè)計與IP核設(shè)計核設(shè)計n1.3 EDA設(shè)

2、計的流程設(shè)計的流程n1.4 常用的常用的EDA軟件工具軟件工具n1.5 EDA技術(shù)的發(fā)展趨勢技術(shù)的發(fā)展趨勢1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展1.EDA技術(shù)的定義技術(shù)的定義 EDA（Electronic Design Automation） 就是以就是以為工作平臺，以為工作平臺，以EDA軟件工具軟件工具為開發(fā)環(huán)為開發(fā)環(huán) 境，以境，以PLD器件或者器件或者ASIC專用集成電路為專用集成電路為設(shè)計實設(shè)計實現(xiàn)電路系統(tǒng)的一種技術(shù)?，F(xiàn)電路系統(tǒng)的一種技術(shù)。2.三要素三要素 計算機計算機EDA軟件軟件目標器件目標器件治大國如烹小鮮治大國如烹小鮮-道德經(jīng)道德經(jīng)老子老子烹飪的工具：鍋、鏟烹飪的工具：鍋、鏟通用

3、性通用性烹飪的方法：菜譜烹飪的方法：菜譜專用性、約束性專用性、約束性 食材（編程前）小鮮（編程后）食材（編程前）小鮮（編程后） 成果成果3. 發(fā)展過程發(fā)展過程1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展1）發(fā)展驅(qū)力：發(fā)展驅(qū)力：集成電路制造技術(shù)的不斷發(fā)展；集成電路制造技術(shù)的不斷發(fā)展； 摩爾定律：摩爾定律：大約每大約每18個月，集成電路的集成度提個月，集成電路的集成度提 高一倍、功耗下降一倍；高一倍、功耗下降一倍；1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展4. EDA技術(shù)的應(yīng)用范疇技術(shù)的應(yīng)用范疇u在在FPGAFPGA上實現(xiàn)純硬件的上實現(xiàn)純硬件的DSPDSP應(yīng)用應(yīng)用 5. EDA技術(shù)的新發(fā)展技術(shù)的新發(fā)展 u嵌

4、入式處理器軟核的成熟，使嵌入式處理器軟核的成熟，使SOCSOC技術(shù)步入實用化技術(shù)步入實用化 u自主知識產(chǎn)權(quán)自主知識產(chǎn)權(quán) u電子技術(shù)領(lǐng)域全方位融入電子技術(shù)領(lǐng)域全方位融入EDAEDA技術(shù)技術(shù) u更大規(guī)模的更大規(guī)模的FPGAFPGA和和CPLDCPLD器件不斷推出器件不斷推出 uIPIP核的廣泛應(yīng)用核的廣泛應(yīng)用 1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展6.現(xiàn)代現(xiàn)代EDA技術(shù)的特征技術(shù)的特征1 硬件描述語言設(shè)計輸入硬件描述語言設(shè)計輸入2“自頂向下自頂向下”設(shè)計方法（設(shè)計方法（Top-downTop-down）3開放性和標準化開放性和標準化 現(xiàn)代的現(xiàn)代的EDAEDA工具，其接口和框架都具有開發(fā)工具，其接口

5、和框架都具有開發(fā) 性和標準化的特點。這樣，不同的性和標準化的特點。這樣，不同的EDAEDA工具可以工具可以 進行組合，同一管理，可大大提高工作效率；進行組合，同一管理，可大大提高工作效率； 4高層綜合與優(yōu)化高層綜合與優(yōu)化 系統(tǒng)級、行為級的描述進行綜合和優(yōu)化。系統(tǒng)級、行為級的描述進行綜合和優(yōu)化。1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展1.2 Top-down設(shè)計與設(shè)計與IP核設(shè)計核設(shè)計 思考思考1：如何設(shè)計一個有特定功如何設(shè)計一個有特定功 能的單片機電路？能的單片機電路？ 硬件設(shè)計軟件設(shè)計功能性硬件平臺選擇功能芯片原理圖PCB圖制板焊器件單片機電路代碼下載代碼下載硬件設(shè)計軟件設(shè)計通用硬件平臺選擇目

6、標芯片原理圖PCB圖制板焊器件單片機電路代碼下載代碼下載 思考思考2：如何用如何用EDA的方法設(shè)計有的方法設(shè)計有 特定功能的單片機電路？特定功能的單片機電路？ 總結(jié)：總結(jié)：1)基本功能模塊的來源基本功能模塊的來源 傳統(tǒng)方法：傳統(tǒng)方法：器件廠商生產(chǎn)銷售的固定功能的器件；器件廠商生產(chǎn)銷售的固定功能的器件； 基于基于PLD器件的設(shè)計方法：器件的設(shè)計方法：設(shè)計師自己設(shè)計定義的功能單元。設(shè)計師自己設(shè)計定義的功能單元。2)器件管腳定義：器件管腳定義： 傳統(tǒng)方法：傳統(tǒng)方法：固定的，硬件設(shè)計師必須遵守的規(guī)則；固定的，硬件設(shè)計師必須遵守的規(guī)則； 基于基于PLD器件的設(shè)計方法：器件的設(shè)計方法：設(shè)計師自己設(shè)計定義，

7、可靈活改動。設(shè)計師自己設(shè)計定義，可靈活改動。3)設(shè)計驗證及更改設(shè)計驗證及更改 傳統(tǒng)方法：傳統(tǒng)方法：只有硬件出來之后，才能進行設(shè)計驗證，一旦出錯，只有硬件出來之后，才能進行設(shè)計驗證，一旦出錯， 必須重新設(shè)計硬件，再驗證；必須重新設(shè)計硬件，再驗證； 基于基于PLD器件的設(shè)計方法：器件的設(shè)計方法： 硬件出來自前，可以通過仿真做設(shè)計驗證；硬件出來自前，可以通過仿真做設(shè)計驗證； 硬件出來之后，可以再驗證，有問題可以現(xiàn)場修硬件出來之后，可以再驗證，有問題可以現(xiàn)場修 改，不必再重新設(shè)計硬件。改，不必再重新設(shè)計硬件。 1.2 Top-down設(shè)計與設(shè)計與IP核設(shè)計核設(shè)計2.TOP-DOWN設(shè)計的概念1.2 T

8、op-down設(shè)計與設(shè)計與IP核設(shè)計核設(shè)計組裝電腦：整體規(guī)劃，確定電腦所需功能。市場調(diào)研，確定實現(xiàn)功能所需的產(chǎn)品模塊：如聲卡、顯卡等；明確產(chǎn)品模塊的接口，保證能夠互聯(lián) 動手組裝 調(diào)試完成功能確定模塊劃分模塊接口設(shè)計設(shè)計實現(xiàn)調(diào)試VERILOG的的Top-down 設(shè)計方式設(shè)計方式Top-down的設(shè)計的設(shè)計須經(jīng)過須經(jīng)過“設(shè)計設(shè)計驗驗證證修改設(shè)計修改設(shè)計再再驗證驗證”的過程，不的過程，不斷反復(fù)，直到結(jié)果斷反復(fù)，直到結(jié)果能夠?qū)崿F(xiàn)所要求的能夠?qū)崿F(xiàn)所要求的功能，并在速度、功能，并在速度、功耗、價格和可靠功耗、價格和可靠性方面實現(xiàn)較為合性方面實現(xiàn)較為合理的平衡。理的平衡。 1.2 Top-down設(shè)計與設(shè)

9、計與IP核設(shè)計核設(shè)計高層次的高層次的設(shè)計實現(xiàn)設(shè)計實現(xiàn)及調(diào)試及調(diào)試高層次轉(zhuǎn)高層次轉(zhuǎn)化為低層化為低層次的設(shè)計次的設(shè)計實現(xiàn)及調(diào)試實現(xiàn)及調(diào)試Bottom-up設(shè)計設(shè)計 Bottom-up設(shè)計，即自底向上的設(shè)計，由設(shè)計者設(shè)計，即自底向上的設(shè)計，由設(shè)計者調(diào)用設(shè)計庫中的元件調(diào)用設(shè)計庫中的元件(如各種門電路、加法器、計數(shù)如各種門電路、加法器、計數(shù)器等器等) ，設(shè)計組合出滿足自己需要的系統(tǒng)，設(shè)計組合出滿足自己需要的系統(tǒng) 缺點：缺乏系統(tǒng)規(guī)劃、效率低、易出錯缺點：缺乏系統(tǒng)規(guī)劃、效率低、易出錯4. 兩種方法的結(jié)合應(yīng)用兩種方法的結(jié)合應(yīng)用 在數(shù)字系統(tǒng)的設(shè)計中，主要采用在數(shù)字系統(tǒng)的設(shè)計中，主要采用Top-down 設(shè)設(shè)計的

10、方式，以計的方式，以Bottom-up設(shè)計為輔。設(shè)計為輔。1.2 Top-down設(shè)計與設(shè)計與IP核設(shè)計核設(shè)計1.IP 核核IP（Intellectual Property）：）：原來的含義是指原來的含義是指知識產(chǎn)權(quán)、著作權(quán)，在知識產(chǎn)權(quán)、著作權(quán)，在IC設(shè)計領(lǐng)域指實現(xiàn)某設(shè)計領(lǐng)域指實現(xiàn)某種功能的設(shè)計。種功能的設(shè)計。IP核（核（IP模塊）：模塊）：指功能完整，性能指標可指功能完整，性能指標可靠，已驗證的、可重用的電路功能模塊。靠，已驗證的、可重用的電路功能模塊。IP復(fù)用（復(fù)用（IP reuse）：）：利用設(shè)計完成的利用設(shè)計完成的IP核來核來進行數(shù)字系統(tǒng)設(shè)計。進行數(shù)字系統(tǒng)設(shè)計。 IP核與核與SOC設(shè)計

11、設(shè)計 軟軟IP-用硬件描述語言描述的功能塊，不涉及具體硬件用硬件描述語言描述的功能塊，不涉及具體硬件: : 體現(xiàn)形式：體現(xiàn)形式：代碼代碼。 特點：使用靈活、但可預(yù)測性特點：使用靈活、但可預(yù)測性差，只能保證邏輯設(shè)計符合要差，只能保證邏輯設(shè)計符合要 求，可能時序不能滿足要求，投入使用的周期長；求，可能時序不能滿足要求，投入使用的周期長；固固IP-完成了綜合的功能塊：完成了綜合的功能塊：網(wǎng)表網(wǎng)表。 特點：跟硬件相關(guān)，性能位于軟核與硬核之間。特點：跟硬件相關(guān)，性能位于軟核與硬核之間。硬硬IP提供設(shè)計的最終階段產(chǎn)品：提供設(shè)計的最終階段產(chǎn)品：版圖版圖。 特點：基于一定的設(shè)計工藝，可靠性高，性能有保證，特點

12、：基于一定的設(shè)計工藝，可靠性高，性能有保證， 投入使用快投入使用快 。 IP核與核與SOC設(shè)計設(shè)計SOC： SYSTEM ON a CHIP SOC設(shè)計設(shè)計 1.3 EDA設(shè)計的流程設(shè)計的流程設(shè)計輸入綜合適配編程下載功能仿真時序仿真實際測試設(shè)計輸入（設(shè)計輸入（Design EntryDesign Entry）（1）VHDL（2）Verilog HDLIEEE標準標準綜合（綜合（Synthesis）將較高層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程將較高層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程.行為綜合：行為綜合：從算法級、系統(tǒng)級描述轉(zhuǎn)換到從算法級、系統(tǒng)級描述轉(zhuǎn)換到寄存器傳輸級（寄存器傳輸級（R

13、TL）邏輯綜合邏輯綜合：RTL級描述轉(zhuǎn)換到級描述轉(zhuǎn)換到邏輯門級邏輯門級（包括觸發(fā)器）；（包括觸發(fā)器）；版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖版圖表示（全定制），表示（全定制）， 或轉(zhuǎn)換到或轉(zhuǎn)換到PLD器件的器件的配置網(wǎng)表配置網(wǎng)表表示。表示。 綜合器是能夠自動實現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖或綜合器是能夠自動實現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖或HDL語言描述的電路功能轉(zhuǎn)化為具體電路結(jié)構(gòu)網(wǎng)表的工具。語言描述的電路功能轉(zhuǎn)化為具體電路結(jié)構(gòu)網(wǎng)表的工具。C、ASM.程序程序CPUCPU指令指令/ /數(shù)據(jù)代碼：數(shù)據(jù)代碼：010010 100010 110001

14、0010 100010 1100軟件程序編譯器軟件程序編譯器 COMPILER軟件編譯器和硬件綜合器區(qū)別軟件編譯器和硬件綜合器區(qū)別VHDL/VERILOG.程序程序 硬件描述語言硬件描述語言 綜合器綜合器 SYNTHESIZERSYNTHESIZER為為ASICASIC設(shè)計提供的設(shè)計提供的 電路網(wǎng)表文件電路網(wǎng)表文件（a）軟件語言設(shè)計目標流程）軟件語言設(shè)計目標流程（b）硬件語言設(shè)計目標流程）硬件語言設(shè)計目標流程適適 配配 適配器：適配器：也稱結(jié)構(gòu)綜合器，它的功能也稱結(jié)構(gòu)綜合器，它的功能 1）將由綜合器產(chǎn)生的網(wǎng)表文件）將由綜合器產(chǎn)生的網(wǎng)表文件于指定的目標器件中；于指定的目標器件中； 2）產(chǎn)生最終的

15、）產(chǎn)生最終的 對對CPLD器件而言，產(chǎn)生熔絲圖文件，即器件而言，產(chǎn)生熔絲圖文件，即JEDEC文件；文件； 對對FPGA器件則產(chǎn)生器件則產(chǎn)生Bitstream位流數(shù)據(jù)文件位流數(shù)據(jù)文件適配的內(nèi)容：適配的內(nèi)容：1）映射：）映射：把設(shè)計分成多個適合目標器件內(nèi)把設(shè)計分成多個適合目標器件內(nèi)部邏輯資源實現(xiàn)的邏輯小塊的過程；部邏輯資源實現(xiàn)的邏輯小塊的過程；2）布局：）布局：將映射產(chǎn)生的邏輯小塊放到器件將映射產(chǎn)生的邏輯小塊放到器件內(nèi)部合適的位置，以利于布線的過程；內(nèi)部合適的位置，以利于布線的過程；3）布線：）布線：利用器件的布線資源，完成邏輯利用器件的布線資源，完成邏輯小塊及反饋信號之間連接的過程。小塊及反饋信

16、號之間連接的過程。 適適 配配仿真（仿真（Simulation）功能仿真功能仿真（Function Simulation） 時序仿真時序仿真（Timing Simulation）仿真：在硬件不具備的條件下，對所設(shè)計電仿真：在硬件不具備的條件下，對所設(shè)計電 路的功能的驗證路的功能的驗證編程（編程（Program） 把適配后生成的編程文件裝入到把適配后生成的編程文件裝入到PLD器件中的過程。器件中的過程。 將對基于非易失結(jié)構(gòu)將對基于非易失結(jié)構(gòu)PLD器件的下載稱為編程（器件的下載稱為編程（Program）。）。 將基于將基于易失結(jié)構(gòu)易失結(jié)構(gòu)PLD器件器件的下載稱為配置（的下載稱為配置（Configu

17、re）。1.4 常用的常用的EDA軟件工具軟件工具集成的集成的CPLD/FPGACPLD/FPGA開發(fā)工具開發(fā)工具邏輯綜合工具邏輯綜合工具仿真工具仿真工具適配工具適配工具其他設(shè)計工具其他設(shè)計工具集成的集成的CPLD/FPGA開發(fā)工具開發(fā)工具邏輯綜合工具（邏輯綜合工具（Synthesis Tools）仿真工具（仿真工具（simulation tools）1.5 EDA技術(shù)的發(fā)展趨勢技術(shù)的發(fā)展趨勢 超大規(guī)模集成電路的集成度和工藝水平不斷提超大規(guī)模集成電路的集成度和工藝水平不斷提高。高。 市場對系統(tǒng)的集成度不斷提出更高的要求。市場對系統(tǒng)的集成度不斷提出更高的要求。 高性能的高性能的EDAEDA工具，其自動化和智能化程度不工具，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強大的開斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強大的開發(fā)環(huán)境。發(fā)