EDA技術(shù)課后答案

1、EDA習(xí)題第一章EDA的英文全稱是什么？EDA的中文含義是什么？答：EDA即卩ElectronicDesignAutomation的縮寫，直譯為：電子設(shè)計(jì)自動(dòng)化。1.2什么叫EDA技術(shù)？答：EDA技術(shù)有狹義和廣義之分，狹義EDA技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或

2、專用集成芯片的一門新技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。1.3利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)有什么特點(diǎn)？答：用軟件的方式設(shè)計(jì)硬件；用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真；系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。1.4從使用的角度來(lái)講，EDA技術(shù)主要包括幾個(gè)方面的內(nèi)容？這幾個(gè)方面在整個(gè)電子系統(tǒng)的設(shè)計(jì)中分別起什么作用？答：EDA技術(shù)的學(xué)習(xí)主要應(yīng)掌握四個(gè)方面的內(nèi)容：大規(guī)?？删幊踢壿嬈骷?；硬件描述語(yǔ)言；軟件開發(fā)工具；實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，硬件描述語(yǔ)言是重點(diǎn)。對(duì)于大規(guī)?？删幊踢壿嬈骷饕橇私馄?/p>

3、分類、基本結(jié)構(gòu)、工作原理、各廠家產(chǎn)品的系列、性能指標(biāo)以及如何選用，而對(duì)于各個(gè)產(chǎn)品的具體結(jié)構(gòu)不必研究過(guò)細(xì)。對(duì)于硬件描述語(yǔ)言，除了掌握基本語(yǔ)法規(guī)定外，更重要的是要理解VHDL的三個(gè)“精髓”：軟件的強(qiáng)數(shù)據(jù)類型與硬件電路的惟一性、硬件行為的并行性決定了VHDL語(yǔ)言的并行性、軟件仿真的順序性與實(shí)際硬件行為的并行性；要掌握系統(tǒng)的分析與建模方法，能夠?qū)⒏鞣N基本語(yǔ)法規(guī)定熟練地運(yùn)用于自己的設(shè)計(jì)中。對(duì)于軟件開發(fā)工具，應(yīng)熟練掌握從源程序的編輯、邏輯綜合、邏輯適配以及各種仿真、硬件驗(yàn)證各步驟的使用。對(duì)于實(shí)驗(yàn)開發(fā)系統(tǒng)，主要能夠根據(jù)自己所擁有的設(shè)備，熟練地進(jìn)行硬件驗(yàn)證或變通地進(jìn)行硬件驗(yàn)證。1.5什么叫可編程邏輯器件（簡(jiǎn)稱

4、PLD）？FPGA和CPLD的中文含義分別是什么？國(guó)際上生產(chǎn)FPGA/CPLD的主流公司，并且在國(guó)內(nèi)占有較大市場(chǎng)份額的主要有哪幾家？其產(chǎn)品系列有哪些？其可用邏輯門/等效門數(shù)大約在什么范圍？答：可編程邏輯器件（簡(jiǎn)稱PLD）是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。FPGA和CPLD分別是現(xiàn)場(chǎng)可編程門陣列和復(fù)雜可編程邏輯器件的簡(jiǎn)稱。國(guó)際上生產(chǎn)FPGA/CPLD勺主流公司，并且在國(guó)內(nèi)占有市場(chǎng)份額較大的主要是Xilinx，Altera，Lattice三家公司。Xilinx公司的FPGA器件有XC2000,XC300QXC400QXC4000EXC4000XLAXC5200系列等，可用門數(shù)為12

5、0018000；Altera公司的CPLD器件有FLEX6000,FLEX8000,FLEX10KFLEX10KE系列等，提供門數(shù)為500025000；Lattice公司的ISP-PLD器件有ispLSHOOO,ispLSI2000,ispLSI3000,ispLSI6000系列等，集成度可多達(dá)25000個(gè)PLD等效門。1.6 FPGA和CPLD各包括幾個(gè)基本組成部分？答：FPGA在結(jié)構(gòu)上主要分為三個(gè)部分，即可編程邏輯單元，可編程輸入/輸出單元和可編程連線三個(gè)部分。CPLD在結(jié)構(gòu)上主要包括三個(gè)部分，即可編程邏輯宏單元，可編程輸入/輸出單元和可編程內(nèi)部連線。1.7 FPGA/CPLD有什么特點(diǎn)？

6、二者在存儲(chǔ)邏輯信息方面有什么區(qū)別？在實(shí)際使用中，在什么情況下選用CPLD在什么情況下選用FPGA？1.8 常用的硬件描述語(yǔ)言有哪幾種？這些硬件描述語(yǔ)言在邏輯描述方面有什么區(qū)別？答：常用的硬件描述語(yǔ)言有VHDL、Verilog、ABEL。VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言;邏輯綜合能力強(qiáng)，適合行為描述。Verilog:支持的EDA工具較多，適用于RTL級(jí)和門電路級(jí)的描述，其綜合過(guò)程較VHDL稍簡(jiǎn)單，但其在高級(jí)描述方面不如VHDL。ABEL一種支持各種不同輸入方式的HDL被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語(yǔ)言描述的獨(dú)立性，因而

7、適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。1.9目前比較流行的、主流廠家的EDA的軟件工具有哪些？這些開發(fā)軟件的主要區(qū)別是什么？答：目前比較流行的、主流廠家的EDA的軟件工具有Altera的MAX+plusII、Lattice的ispEXPERT、Xilinx的FoundationSeries。1.10對(duì)于目標(biāo)器件為FPGA/CPLD勺VHDL設(shè)計(jì)，其工程設(shè)計(jì)包括幾個(gè)主要步驟？每步的作用是什么？每步的結(jié)果是什么？答：第一:需要進(jìn)行“源程序的編輯和編譯”用一定的邏輯表達(dá)手段將設(shè)計(jì)表達(dá)出來(lái);第二：要進(jìn)行“邏輯綜合”-將用一定的邏輯表達(dá)手段將表達(dá)出來(lái)的設(shè)計(jì)經(jīng)過(guò)一系列的操作，分解成一系列的邏輯電路及對(duì)應(yīng)的

8、關(guān)系（電路分解）；第三：要進(jìn)行目標(biāo)器件的“布線/適配”-在選用的目標(biāo)器件中建立這些基本邏輯電路的對(duì)應(yīng)關(guān)系（邏輯實(shí)現(xiàn)）第四：目標(biāo)器件的編程下載-將前面的軟件設(shè)計(jì)經(jīng)過(guò)編程變成具體的設(shè)計(jì)系統(tǒng)（物理實(shí)現(xiàn)）；最后要進(jìn)行硬件仿真/硬件測(cè)試-驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合要求。同時(shí)，在設(shè)計(jì)過(guò)程中要進(jìn)行有關(guān)“仿真”-模擬有關(guān)設(shè)計(jì)結(jié)果與設(shè)計(jì)構(gòu)想是否相符。設(shè)計(jì)基本流程如圖1-1所示。1.11名詞解釋：邏輯綜合、邏輯適配、行為仿真、功能仿真、時(shí)序仿真。答：邏輯綜合：邏輯綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的HDL原理圖或狀態(tài)圖形的描述，針對(duì)給定硬件結(jié)構(gòu)組件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電

9、路甚至更底層的電路描述文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式聯(lián)系起來(lái)。顯然，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。邏輯適配：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JEDEC格式的文件。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必須屬于原綜合器指定的目標(biāo)器件系列。行為仿真：在綜合以前可以先對(duì)VHDL所描述的內(nèi)容進(jìn)行行為仿真，即將VHDL設(shè)計(jì)源程序直接送到

10、VHDL仿真器中仿真，這就是所謂的VHDL行為仿真。因?yàn)榇藭r(shí)的仿真只是根據(jù)VHDL的語(yǔ)義進(jìn)行的，與具體電路沒(méi)有關(guān)系。功能仿真：僅對(duì)VHDL描述的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過(guò)程不涉及具體器件的硬件特性，如延時(shí)特性。時(shí)序仿真：時(shí)序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過(guò)程中已將器件特性考慮進(jìn)去了，因而，仿真精度要高得多。但時(shí)序仿真的仿真文件必須來(lái)自針對(duì)具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的EDIF/XNF門級(jí)網(wǎng)表文件通常作為FPGA布線器或CPLD適配器的輸入文件。通過(guò)布線/適配的處理后，布線/適配器將生成一個(gè)VHDL網(wǎng)表文件，這個(gè)網(wǎng)表文件中包含了

11、較為精確的延時(shí)信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。此時(shí)，將這個(gè)VHDL網(wǎng)表文件送到VHDL仿真器中進(jìn)行仿真，就可以得到精確的時(shí)序仿真結(jié)果了2-1行:刃J-尸hl)產(chǎn)iWj,股勺片刃：MFKProdKcLTrtin)Ti的0小艦棋PS,怙茂號(hào)1仏攏廳%Z1心扶術(shù)職AM壬的PLD/FPGA.EEPROM丁竺的P5密蟲小，多JF于民OCO門収下的小壩挨說(shuō)計(jì)"適宀域貝朵的糾仔避街.如申虛峪冷RAilZE比的曲UFPGA.劇用島.軸發(fā)娜窮，曲訊:F1O.000門以上的興規(guī)慣設(shè)計(jì)”詁金做其雜的時(shí)丿宇崖鞫，如敎7佔(zhàn)號(hào)處理40各種肖法"2-3存：/Uwru介可、Xl

12、lluxifjxLot1icvnfCFXIP烘fl泰*hlFttA昶f和pSI世軻溜忡疥蚪FP</AMSPtHf/A,砒趣沖<、療判化、標(biāo)*1(/卜甲H匕'番功倔、低J力貝1、Tlt'兇帖冇他.可兀阪號(hào)股卻娠F兒評(píng)可現(xiàn)場(chǎng)權(quán)抓迥址FMF野村丹2-4炸：f的文僉稱址L'“inp】<?工PiumiluiublnLojtiiIk-vlei'.廣外.附卜展山特g心對(duì)編壯連逹ft!I/O挖制塊二降分和Mt滾僦朮址貳肚納叢L呵供松辻伐負(fù)優(yōu)値仔佃過(guò)*!1<所仃前*:單Jt*I/O和PW塊仙曲MI入軸nil的電弋持性2-5許；FFGAS»糾M百曲

13、懈曲.隔Jlfflb.於列比.孫用化J'=TJ.(t.ns勸低砂車說(shuō)葉:理話方您“疋隔次頃塊細(xì)畀“觀上叼蟆抓WI認(rèn)砂證警村啓.dl粗地；左荷Hi鍥產(chǎn)曲世斗7柚同封牡形止的掩械迢71.2-6?*tI*ivIdiri»tJiuiuibluGliIuAxruy.1-fGA3由可(CUI)£生曲壇無(wú)減服毀生WK觸姬IS.嚴(yán)抓連樣黠壽電贈(zèng)細(xì)XB)HIA./M-HIM(10B)(主金山入M3SM、4*入版科園I駅対梢卅牲卷/!冇4H、鋤陽(yáng)瓏STWWdlMl站615J制一亍頁(yè)JW已門旳丹為翎T入.愉HinliXH冋I/OL1場(chǎng)寵")踐町騎程丄L連辨沖U1RC曲許寥會(huì)屈線

14、段構(gòu)成，這些金闊皺融倍召口J編程7T心迪j-l口切柘線父兩.幷種電蹄邙J遇曲從nnTCP.J'FGA內(nèi).''.：li：lCJ_L5fTCLBr<>.|hJ.CLB>HIIOB之間的牡按Y等呂利i可編耳申躋序口一個(gè)SRAM輔特J的2窗#廠儲(chǔ)單兀細(xì)成:-GL0是女現(xiàn)老得力惟的莘木單元，它們迴常規(guī)則地AF列康一個(gè)陣列，般布于需個(gè)芯八中；叫頜租髓入f軸出桃mwcun主更兄成芯打上的埋時(shí)號(hào)外誦t弓I腳的損門它迴常扌ir列比芯卄的冋鬧：可鋼秤yr-辻蟒源<円即包扔幷種坨用的吐翌綾円和-些印編鈕妊掖幵尺它們枸KACLR之剛或CLR與“n之仙】以坦TOB之剛確搖

15、九蟻，構(gòu)成粕曲功幅的擊昭r2.74什夕、口斗LPGA的叱宜機(jī)丿處"FGA卅忡Q邨兒劇宣複成扌歸別Ik宣機(jī)衣u-么nAL-FGA的BE誼詭程如fif?nFPCA的配訶-棋丈啟描rrcAHjlt/JtikU時(shí)的連軻敘憂(足描廠設(shè)訂輸入川盜詁Mi打的數(shù)擁叱宜立啊上ff苴世入KHC；A芯丿；內(nèi)沖的叫血宜心儲(chǔ)黯的過(guò)鋰.簡(jiǎn)禰下載"口帀fgJtl罐輯配貿(mào)店FGA才飩賓現(xiàn)用八衍侖蠻的邀輯用他)RT外曲還=»方丄匕rrGATT5科配憂分垃1足一1沏審廳配憂橫止.主渤并看3置檳尢.夕卜設(shè)nc宜棋式，從功屮行配宣棋：st.鈾往迪配宜樓式上動(dòng)屮打祝宜樓或特點(diǎn)：他桿4動(dòng)申廳稅止時(shí)需悪期加儼

16、夕卜部陽(yáng)疔存儲(chǔ)SSEFBOM述rnoiM,勺兀將配慣敢腳T7入外酬打林冊(cè)-旬當(dāng)電邂償堀JU.PPGA將口刃地職空卜田tmtrPROMrS,EPROM中誡取申TfncM數(shù)那”主動(dòng)斤3.1比較常用硬件描述語(yǔ)言VHDLVerilog和ABEL語(yǔ)言的優(yōu)劣。1. VHDL:描述語(yǔ)言層次較高，不易控制底層電路，對(duì)綜合器的性能要求較高。有多種EDA工具選擇，已成為IEEE標(biāo)準(zhǔn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下：(1) 與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力。(2) VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)系統(tǒng)進(jìn)

17、行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。(3) VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。(4) 用VHDL完成一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表(根據(jù)不同的實(shí)現(xiàn)芯片)。(5)VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性。(6)VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。2. Verilog:設(shè)計(jì)者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對(duì)綜合器的性能要求較低。有多種EDA工具選擇，已成為IEEE標(biāo)

18、準(zhǔn)。3. ABEL:設(shè)計(jì)者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對(duì)綜合器的性能要求較低。支持ABEL的綜合器只有一家，ABEL正朝國(guó)際化標(biāo)準(zhǔn)努力。3.2 VHDL程序一般包括幾個(gè)組成部分？每部分的作用是什么？（1）三個(gè)基本組成部分：庫(kù)、程序包使用說(shuō)明，實(shí)體描述和實(shí)體對(duì)應(yīng)的結(jié)構(gòu)體描述。（2）庫(kù)、程序包使用說(shuō)明：用于打開調(diào)用本設(shè)計(jì)實(shí)體將用到的庫(kù)、程序包實(shí)體描述：用于描述該設(shè)計(jì)實(shí)體與外界的接口信號(hào)說(shuō)明結(jié)構(gòu)體描述：用于描述該設(shè)計(jì)實(shí)體內(nèi)部的組成及內(nèi)部工作的邏輯關(guān)系結(jié)構(gòu)體配置語(yǔ)句主要用于層次化的方式對(duì)特定的設(shè)計(jì)實(shí)體進(jìn)行元件的例化，或是為實(shí)體選定某個(gè)特定的結(jié)構(gòu)體VHDL語(yǔ)言中數(shù)據(jù)對(duì)象有幾種？各種數(shù)據(jù)對(duì)象的作用范圍如何？各

19、種數(shù)據(jù)對(duì)象的實(shí)際物理含義是什么？（1）數(shù)據(jù)對(duì)象有三種：變量、常量、信號(hào)（2）常量的作用范圍取決于其所定義的位置。若在程序包中定義，則可以用在調(diào)用該程序包的所有設(shè)計(jì)實(shí)體中。若定義在實(shí)體中，則可在這個(gè)實(shí)體的所有結(jié)構(gòu)體中使用。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。若定義在進(jìn)程/子程序中，則只能用于該進(jìn)程/子程序。變量屬于局部量，作用范圍僅限于所定義的進(jìn)程或子程序內(nèi)部。信號(hào)屬于全局量，作用范圍取決于其所定義的位置。若在程序包中定義，則可以用在調(diào)用該程序包的所有設(shè)計(jì)實(shí)體中。若定義在實(shí)體中，則可在這個(gè)實(shí)體的所有結(jié)構(gòu)體中使用。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。（3）信號(hào)表示硬件中的連線，用于各并行語(yǔ)句模

20、塊之間的通信。變量一般用于存儲(chǔ)局部/臨時(shí)數(shù)據(jù)。常量表示電路中的恒定電平，可使代碼中常數(shù)易于閱讀和修改。3.3 什么叫標(biāo)識(shí)符？VHDL的基本標(biāo)識(shí)符是怎樣規(guī)定的？（1）標(biāo)識(shí)符用來(lái)定義常量、變量、信號(hào)、端口、子程序或者參數(shù)的名字。（2）VHDL的基本標(biāo)識(shí)符就是以英文字母開頭，不連續(xù)使用下劃線，不以下劃線結(jié)尾的，由26個(gè)英文大小寫字母，數(shù)字0-9以及下劃線組成的字符串。3.4 信號(hào)和變量在描述和使用時(shí)有哪些主要區(qū)別？（1）變量只能在進(jìn)程或子程序內(nèi)部定義，用于存儲(chǔ)局部/臨時(shí)數(shù)據(jù)。信號(hào)只能在進(jìn)程或子程序的外部定義，表示硬件中的連線，用于各并行語(yǔ)句模塊之間的通信。（2）信號(hào)用signal關(guān)鍵字定義，賦值符號(hào)

21、為”<=”。變量用variable關(guān)鍵字定義，賦值符號(hào)為”:=”（3）信號(hào)賦值，可以設(shè)定延時(shí)量，需要延時(shí)一段時(shí)間后才執(zhí)行；變量賦值立即執(zhí)行。3.5 VHDL語(yǔ)言中的標(biāo)準(zhǔn)數(shù)據(jù)類型有哪幾類？用戶可以自己定義的數(shù)據(jù)類型有哪幾類？并簡(jiǎn)單介紹各數(shù)據(jù)類型。（1）標(biāo)量型：屬單元素最基本的數(shù)據(jù)類型，通常用于描述一個(gè)單值數(shù)據(jù)對(duì)象，它包括實(shí)數(shù)類型、整數(shù)類型、枚舉類型和時(shí)間類型。復(fù)合類型：可以由細(xì)小的數(shù)據(jù)類型復(fù)合而成，如可有標(biāo)量復(fù)合而成。復(fù)合類型主要有數(shù)組型和記錄型。存取類型：為給定的數(shù)據(jù)類型的數(shù)據(jù)對(duì)象提供存取方式。文件類型：用于提供多值存取類型。（2）用戶可自定義的數(shù)據(jù)類型：枚舉類型、整數(shù)類型、數(shù)組類型、記

22、錄類型、時(shí)間類型、實(shí)數(shù)類型等BIT數(shù)據(jù)類型和STD_LOGIC數(shù)據(jù)類型有什么區(qū)別？BIT數(shù)據(jù)類型只能取值0或1，而STD_LOGIC數(shù)據(jù)類型是BIT數(shù)據(jù)類型的擴(kuò)展，除了0和1夕卜，還包括7種數(shù)據(jù)類型，分別是U,X,Z,W丄,H,_3.6 用戶怎樣自定義數(shù)據(jù)類型？試舉例說(shuō)明。利用類型定義語(yǔ)句TYPE和子類型定義語(yǔ)句SUBTYPE實(shí)現(xiàn)。女口TYPEWEEKIS(SON,MON,TUE,WED,THU,FRI,SAT)SUBTYPEDIGITSINTEGERRANGE0TO9VHDL語(yǔ)言有哪幾類操作符？在一個(gè)表達(dá)式中有多種操作符時(shí)應(yīng)按怎樣的準(zhǔn)則進(jìn)行運(yùn)算？下列三個(gè)表達(dá)式是否等效：A<=NOTBA

23、NDCORD;A<=(NOTBANDC)ORD;A<=NOTBAND(CORD).(1)主要有四種操作符邏輯運(yùn)算符，關(guān)系運(yùn)算符，算術(shù)運(yùn)算符，符號(hào)運(yùn)算符此外還有重載運(yùn)算符。(2)按照操作符的優(yōu)先級(jí)高低進(jìn)行運(yùn)算(3) 這三個(gè)表達(dá)式不等效。1式表達(dá)錯(cuò)誤，對(duì)同一優(yōu)先級(jí)的不同運(yùn)算符應(yīng)加上括號(hào)。2和3式的運(yùn)算順序不同。3.16在CASE語(yǔ)句中在什么情況下可以不要WHEKDTHER語(yǔ)句？在什么情況下一定要WHENOTHER語(yǔ)句？答：case語(yǔ)句執(zhí)行時(shí)，根據(jù)選擇表達(dá)式的值來(lái)選擇執(zhí)行哪個(gè)順序語(yǔ)句，要求對(duì)于選擇表達(dá)式的每個(gè)可能取值，有且僅有一個(gè)選擇值與之匹配。因此，當(dāng)已列出的選擇值能夠覆蓋選擇表達(dá)式的

24、所有可能取值時(shí)，可以不要whenothers語(yǔ)句。否則，要用whenothers表示其它未列出的選擇值。a.用IF語(yǔ)句設(shè)計(jì)一個(gè)四一十六譯碼器PROCESS(G1,g2a,g2b,sel)beginif(g仁'1'andg2a='0'andg2b='0')thenendif;endprocess;b.用CASE語(yǔ)句設(shè)計(jì)一個(gè)四一十六譯碼器endcase什么叫進(jìn)程語(yǔ)句？你是如何理解進(jìn)程語(yǔ)句的并行性和順序性的雙重特性的？（1）進(jìn)程實(shí)際上是順序語(yǔ)句描述的一種進(jìn)程過(guò)程，進(jìn)程是用于描述事件的，process語(yǔ)句結(jié)構(gòu)包含了一個(gè)代表實(shí)體中部分邏輯行為的獨(dú)立的順序語(yǔ)

25、句描述的進(jìn)程（2）一個(gè)結(jié)構(gòu)體中可以有多個(gè)并行進(jìn)程結(jié)構(gòu)，而有一個(gè)進(jìn)程內(nèi)部結(jié)構(gòu)卻是由一系列順序語(yǔ)句來(lái)構(gòu)成的，即進(jìn)程語(yǔ)句間是并行執(zhí)行的進(jìn)程的內(nèi)部是順序執(zhí)行的（進(jìn)程語(yǔ)句是一種描述硬件行為的語(yǔ)句，進(jìn)程語(yǔ)句內(nèi)部是由順序語(yǔ)句構(gòu)成的，內(nèi)部執(zhí)行時(shí)是順序性的，但進(jìn)程語(yǔ)句屬于并行語(yǔ)句，多個(gè)進(jìn)程之間的執(zhí)行并行運(yùn)行。）進(jìn)程的啟動(dòng)條件是什么？如果進(jìn)程有兩個(gè)基本點(diǎn)敏感變量，其中一個(gè)由“0”變“1”，等待一段時(shí)間以后再由“1”變“0”；而另一個(gè)只由“1”變“0”改變一次，請(qǐng)問(wèn)該進(jìn)程將執(zhí)行幾遍？答：進(jìn)程的啟動(dòng)條件：敏感信號(hào)列表中的任何一個(gè)敏感信號(hào)的值發(fā)生變化，或者wait語(yǔ)句中的條件為真。3遍3.28元件例化語(yǔ)句的作用是什么？元件例化語(yǔ)句包括幾個(gè)組成部分？各自的語(yǔ)句形式如何？什么叫元件例化中的位置