數(shù)字集成電路設(shè)計基礎(chǔ)

1、第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.1 MOS開關(guān)及開關(guān)及CMOS傳輸門傳輸門4.2 CMOS反相器反相器 4.3 全互補全互補CMOS集成門電路集成門電路 4.4 改進(jìn)的改進(jìn)的CMOS邏輯電路邏輯電路 4.5 移位寄存器、移位寄存器、 鎖存器、鎖存器、 觸發(fā)器、觸發(fā)器、 I/O單元單元 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.1 MOS開關(guān)及開關(guān)及CMOS傳輸門傳輸門 4.1.1 單管MOS開關(guān) 1. NMOS單管開關(guān) NMOS單管開關(guān)電路如圖 4 - 1(a)所示， 圖中CL為負(fù)載電容， U

2、G為柵電壓， 設(shè)“1”表示UG=UDD， “0”表示UG=0(接地)。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 1 NMOS單管開關(guān)(a) 電路； (b) 等效開關(guān)； (c) 傳輸特性UiUoCLUG(a)UiUo00 (理想0)11 (非理想1)(b)110UG(c)011Uo/(UG UTH)UG UTHUi / (UG UTH)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) (1) 當(dāng)UG=“0”(接地)時， NMOS管截止(開關(guān)斷開)， 輸出Uo=0。 (2) 當(dāng)UG=“1”(UDD)時， NMOS管導(dǎo)通(開關(guān)合上)， 此時視Ui的大小分兩種情況： U

3、iUG-UTH， 輸入端溝道被夾斷， 此時若Uo初始值小于(UG-UTH)， 則輸出端溝道存在， NMOS管導(dǎo)通， 溝道電流對CL充電， Uo上升。但隨著Uo上升， 溝道電流逐漸減小， 當(dāng)Uo升至(UG-UTH)時， 輸出端溝道也被夾斷， 導(dǎo)致NMOS管截止， 從而使輸出電壓Uo維持在(UG-UTH)不變。 若此時Ui=UG=UDD， 則輸出電壓Uo為 Uo=UG-UTH=Ui-UTH=UDD-UTH (4 - 1)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2. PMOS單管開關(guān) PMOS單管開關(guān)電路如圖 4 - 2(a)所示， 其襯底接UDD。 (1) 當(dāng)UG=“”(接UDD，

4、 高電平)時， PMOS管截止， 開關(guān)斷開， Uo=0。 (2) 當(dāng)UG=“0”(接地， 低電平)時， PMOS管導(dǎo)通， 視Ui的大小不同， 也分兩種情況： Ui=“1”(UDD)時， 輸入端溝道開啟導(dǎo)通， 電流給CL充電， Uo上升， 輸出端溝道也開啟， 開關(guān)整個接通， 有Uo=Ui=“1”第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) Ui=“0”(低電平)時， 輸入端溝道被夾斷， 此時要維持溝道導(dǎo)通， 則輸出端溝道開啟， 輸出電壓Uo必須比UG高一個PMOS管的閾值電壓|UTHP|。 因此， 當(dāng)傳輸輸入為0的信號時， 輸出同樣存在所謂的“閾值損失”， 如圖4 - 2(b)所示，

5、即 Uo=|UTHP| (4 - 2)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 2 PMOS單管開關(guān)(a) 電路； (b) 等效開關(guān)UiUoUG(a)Ui0011(b)UDDUG“1”00Uo0(非理想0)(理想1)實際比零高|UTHP|第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 結(jié)論是： 當(dāng)開關(guān)控制電壓(UG)使MOS管導(dǎo)通時， NMOS、 PMOS傳輸信號均存在閾值損失， 只不過NMOS發(fā)生在傳輸高電平時， 而PMOS發(fā)生在傳輸?shù)碗娖綍r。 圖4 - 3給出了閾值損失的波形示意圖。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 3 閾

6、值損失波形示意圖 UGUiNMOSUoPMOSUoUD DUD D00UD DUD DUD D(UD D UT H)(UD D UT H)|UT H P|0第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.1.2 CMOS傳輸門 根據(jù)NMOS和PMOS單管開關(guān)的特性， 將其組合在一起形成一個互補的CMOS傳輸門， 這是一個沒有閾值損失的理想開關(guān)。 1. CMOS傳輸門電路 CMOS傳輸門電路如圖 4 - 4所示， NMOS管和PMOS管的源極、 漏極接在一起， NMOS襯底接地， PMOS襯底接UDD(保證了溝道與襯底之間有反偏的PN結(jié)隔離)， 二者的柵極控制電壓反相， 即UGP=

7、。GNU第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 4 傳輸門電路及柵極控制電壓波形 UiUoUGPUGNUDDUGNUGPCL第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2. CMOS傳輸門的直流傳輸特性 CMOS傳輸門的直流傳輸特性如圖 4 - 5所示， 它不存在閾值損失問題， 其理由說明如下： (1) 當(dāng)UGN=“0”， UGP=“1”時， N管、 P管均截止， Uo=0。 (2) 當(dāng)UGN=“1”, UGP=“0”時， Ui由“0”升高到“1”的過程分為以下三個階段(分析中， 設(shè)“1”為UDD=5，“0”為接地(0 V）， UTHN=|UTHP|=0

8、.9 V):第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 5 CMOS傳輸門直流傳輸特性 12345012345UoN管通雙管導(dǎo)通P管通UiUGN5 VUGP0 VUTHN |UTHP|0.9 V第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) Ui較小， 有 UGN-UiUTHN N管導(dǎo)通 |UGP-Ui|UTHN N管導(dǎo)通 |UGP-Ui|UTHP| P管導(dǎo)通 雙管導(dǎo)通區(qū) 此時， N管、 P管共同向CL充電， 仍使Uo=Ui。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) Ui再升高， 接近“1”時， 有 UGN-Ui|UTHP| P管導(dǎo)通 P管導(dǎo)通區(qū)

9、第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 3. CMOS傳輸門的設(shè)計 為保證導(dǎo)電溝道與襯底的隔離(PN結(jié)反偏)， N管的襯底必須接地， P管的襯底必須接電源(UDD)。 溝道電流ID與管子的寬長比(W/L)成正比， 為使傳輸速度快， 要求ID大些， 溝道長度L取決于硅柵多晶硅條的寬度， 視工藝而定。 一般L取工藝最小寬度(2）， 那么， 要使ID大， 就要將溝道寬度W設(shè)計得大一些。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.2 CMOS反相器反相器 4.2.1 反相器電路 圖 4 - 6 給出了一些反相器電路。 其中圖4 - 6(a)為電阻負(fù)載反相器， 在集成電路

10、中， 這種反相器一般不被采用。 圖4 - 6(b)為增強型NMOS做負(fù)載的反相器(稱之為E/E電路)， 為使負(fù)載管導(dǎo)通， 其柵極接UDD， 2管相當(dāng)于共柵組態(tài)， 等效負(fù)載電阻很小(1/gm2), 增益很小，而且為保證溝道與襯底隔離， 襯底要接到全電路的最低電位點(地)， 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 因此V2管(也稱上拉管)存在背柵效應(yīng)(體效應(yīng))。 此電路當(dāng)Ui=0 時， 1管截止， 輸出為高電平; 而當(dāng)Ui=1 時， V1管導(dǎo)通， 輸出為低電平。 圖 4 - 6(c)所示電路用耗盡型NMOS做負(fù)載管(稱為E/D 電路)， 其柵、 源極之間短路， UGS2=0, 等效

11、負(fù)載約為rds2， 阻值較大， 增益也較大， 而且V2管同樣存在背柵效應(yīng)。 圖 4 - 6(d)所示電路為CMOS反相器， P管襯底接UDD, N管襯底接地， 柵極與各自的源極相連， 消除了背柵效應(yīng)， 而且P管與N管輪流導(dǎo)通截止， 輸出不是0就是UDD， 不像圖 4 - 6(b), (c)所示電路， 兩管導(dǎo)通存在分壓問題， 故圖4 - 6(b)、 (c)電路稱為“有比電路”， 而CMOS反相器稱為“無比電路”。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 6 反相器電路(a) 電阻負(fù)載反相器； (b) 用增強型NMOS做負(fù)載的E/E反相器；(c) 用耗盡型NMOS做負(fù)載的

12、E/D反相器； (d) CMOS反相器UiUoRpUDDUiUDDUoUiUDDUoV2V1V2V1UiUDDUoV2V1(a)(d )(b)(c)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.2.2 CMOS反相器功耗 1. 靜態(tài)功耗PS 當(dāng)Ui=0 時， V1截止， V2導(dǎo)通， Uo=UDD(“1”狀態(tài))。 當(dāng)Ui=UDD(“1”)時， V1導(dǎo)通， V2截止， Uo=0(“0”狀態(tài))。 因此， 無論Ui是“0”或“1”， 總有一個管子是截止的， ID=0, 故靜態(tài)功耗 PS=IDUDD=0 (4 - 3)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2. 動態(tài)功耗(

13、瞬態(tài)功耗)PD 1) 對負(fù)載電容CL充放電的動態(tài)功耗PD1交流開關(guān)功耗 如圖 4 - 7所示， 設(shè)輸入信號Ui為理想方波。 當(dāng)Ui由“0”“1”時， 輸出電壓Uo由“1”“0”, V1導(dǎo)通， V2截止， IDN使CL放電(反充電)， Uo下降。 反之, Ui由“1”“0”時，輸出電壓Uo由“0”“1”， V1截止， V2導(dǎo)通， IDP給CL充電， Uo上升。 因此， 在輸入信號變化的一段時間內(nèi)， 管子存在電流和電壓， 故有功率損耗。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 7 Ui為理想方波時的反相器動態(tài)功耗 (a) 電路； (b) CL充放電電流電壓波形UiUDDO

14、UoOiDOTcT1T2UDDiDPiDNtttUiUoCLUDDiDPiDNV2V1(a)(b)UiUDDOUoOiDOTcT1T2UDDiDPiDNtttUiUoCLUDDiDPiDNV2V1(a)(b)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2) 一周內(nèi)CL充放電使管子產(chǎn)生的平均功耗 12001)()(1TTDSNDNDSPDPcDdtUidtUiTP (4 - 4) 式中Tc為輸入信號周期。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 故 oDSNoDDDSPoLDNDPUUUUUdtdUCii21)()()(DDcLDDOLOHcLUUUUooDDoDDoc

15、LDUfCUUUfCdUUUUdUUTCPOLOHOHOL(4 - 5a) (4 - 5b) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 3) Ui為非理想階躍波形時引入的動態(tài)功耗PD2直流開關(guān)功耗如圖 4 - 8 所示， 當(dāng)輸入信號不是理想階躍變化時， 我們來分析一下反相器中管子的工作狀態(tài)。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 8 Ui為非理想階躍變化時的管子工作狀態(tài) Ui UDD UDD |UTHP| UTHNOIDNIDPIDMO UTHPt1t2t3t4tt第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 對NMOS管， UGSN=Ui,

16、 則: (1) 當(dāng)UGSN=UiUTHN時， NMOS導(dǎo)通。 對PMOS管， UGSP=Ui-UDD, 則: (1) 當(dāng)|UGSP|=|Ui-UDD|UTHP|時， PMOS管導(dǎo)通。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 因此， 在t1t2， t3t4時間段內(nèi)， NMOS管和PMOS管同時導(dǎo)通， iDN=iDP0, UDSN、 UDSP 也不為0， 產(chǎn)生瞬態(tài)功耗PD2， 該電流貫穿NMOS管和PMOS。 設(shè)電流峰值為IDM， 其平均電流近似為IDM/2, 那么， 電源供給的平均功率(也就是管子消耗的平均功率)為)(2122121432frcDDDMttttDDDMDDDMcDt

17、tfUIdtUIdtUITP (4 - 6) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 式中： tr=t2-t1Ui的上升時間； tf=t4-t3Ui的下降時間。22)(2)(2THPDDPoxpTHNDDNoxnDMUULWCUULWCI總的反相器功耗 PD=PD1+PD2 (4 - 7) 由以上分析可得結(jié)論： 要降低功耗， 必須要按比例減小管子的尺寸(CL減小)， 特別是減小供電電壓UDD。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.2.3 CMOS反相器的直流傳輸特性 隨著Ui由小變大(0UDD)， 反相器的工作狀態(tài)可分為5個階段來描述， 如圖 4 - 9

18、所示。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 9 反相器的直流傳輸特性 (a) 電路； (b) 直流傳輸特性N管恒流導(dǎo)通,UoABUDDN管載止,P管導(dǎo)通P管線性導(dǎo)通01OUTHNUiTC1N管、P管同時恒流導(dǎo)通1N管線性導(dǎo)通,P管恒流導(dǎo)通DEFUDDUDD |UTHP|UiUiUo(a)UDD(b)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 1. AB段 在AB段， 0UiUTHN, IDN=0, N管截止， P管非恒流(飽和)導(dǎo)通， 有 Uo=UOH=UDD (4 - 8) 2. BC段 UTHNUiUo+|UTHP| (4 - 9a)即 UGDP=

19、|Ui-Uo|UTHP| (4 - 9b)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 3. CD段 當(dāng)Ui進(jìn)一步增大， 且滿足 Uo+|UTHP|UiUo+UTHN (4 - 10) N管和P管的電流相等， 根據(jù)電流方程：22)(2)(2THPGSPNoxpDPTHNGSNNoxnDNUULWCIUULWCI(4 - 11a) (4 - 11b) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 令 PoxpPNoxnNLWCLWC (N管的導(dǎo)電因子) (4 - 12a) (P管的導(dǎo)電因子) (4 - 12b)則 DPDNTPDDiPDPTHNiNDNIIUUUIUUI22)

20、(2)(2(4 - 13a) (4 - 13b) (4 - 14) 且 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 可得反相器的閾值電壓UiT為 PNTHPTHNDDTHNiTUUUUU/1(4 - 15) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4. DE段 隨著Ui繼續(xù)上升， 當(dāng)滿足 Uo+UTHNUiUDD+UTHP (4 - 16) 時， N管退出恒流(飽和)導(dǎo)通， 進(jìn)入線性導(dǎo)通區(qū)， 而P管仍維持在恒流(飽和)導(dǎo)通區(qū)。 N管做為P管的負(fù)載管， rdsn很小， 所以增益減小， Uo變化緩慢。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 5. EF段

21、隨著Ui進(jìn)一步增大， 當(dāng)滿足 UDD+UTHPUiUDD (4 - 17) 時， P管截止， IDP=0, N管維持非飽和導(dǎo)通而導(dǎo)致Uo=0。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.2.4 CMOS反相器的噪聲容限 所謂噪聲容限， 是指電路在噪聲干擾下， 邏輯關(guān)系發(fā)生偏離(誤動作)的最大允許值。 如圖4 - 10所示， 若輸入信號中混入了干擾， 當(dāng)此干擾大過反相器輸入電壓閾值時， 則使原本應(yīng)該是高電平的輸出信號翻轉(zhuǎn)為低電平， 或使原本應(yīng)該是低電平的輸出信號翻轉(zhuǎn)為高電平。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 10 噪聲容限定義 UoUDDOUN

22、LUNHUiTUDDUi第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 噪聲容限有許多種定義法， 其中一種以輸入閾值電壓UiT為界， 則低端的噪聲容限為UNL， 高端的噪聲容限為UNH， 如圖4 - 10所示， 有 UNL=UiT (4 - 18) UNH=UDD-UiT (4 - 19) 若要使高端噪聲容限和低端噪聲容限相等， 即 UNL=UNH (4 - 20)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 則 VUUUUNHNLDDiT5 . 22(4 - 21) 人們稱此時的噪聲容限為最佳噪聲容限。 從式(4 - 15)又知2/1DDPNTHPTHNDDTHNiTUUU

23、UUU(4 - 22) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 若P管閾值電壓UTHP與N管閾值電壓UTHN相等， 則得 N=P (4 - 23)導(dǎo)電因子 NNPnPPoxPPNoxnNLWLWLWLWCLWC)42( (4 - 24) (4 - 25) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 該式告訴我們， 在最佳噪聲容限下， 要求P管的尺寸比N管大 24 倍。 如果溝道長度設(shè)計成一樣的， 則P管的溝道寬度要比N管大， 即NPNPWWLL)42(4 - 26a) (4 - 26b) 如果取 NPLWLW(4 - 27a) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字

24、集成電路設(shè)計基礎(chǔ) 則 )42(pnPN(4 - 27b) 那么UiT偏小(左移)， UNLP的 反相器版圖 NPLWLW第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.2.5 CMOS反相器的門延遲、 級聯(lián)以及互連線產(chǎn)生的延遲 1. CMOS反相器的延遲分析模型 用于CMOS反相器延遲分析的RC模型如圖4 - 13所示， 將管子導(dǎo)通時的電流電壓關(guān)系等效為一個電阻， 其中RP表示P管導(dǎo)通時的等效電阻， RN表示N管導(dǎo)通時的等效電阻； RL為連線電阻， CL為負(fù)載電容。 如果反相器級聯(lián)， 那么CL代表下一級反相器的輸入柵電容。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖

25、4 - 13 CMOS反相器電路及RC模型 (a) 電路； (b) RC模型UiUo(a)CLUDDUDDRPSSRNRLCL(b)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2. RP、 RN的估算 如圖 4 - 14所示， 在Ui從0到UDD變化的過程中， N管的工作狀態(tài)由截止區(qū)飽和區(qū)(恒流區(qū))線性區(qū)變化。 其中線性區(qū)的電壓為 ， 飽和區(qū)(恒流區(qū))的電壓為Usat=UDD， 線性區(qū)電阻Rlin和飽和區(qū)電阻分別為2linDDlinUUUsatsatsatlinlinlinIURIUR第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 14 等效電阻的近似計算 OI

26、D線性RN飽和UGS UDDUDSUDD0.5(UDD UTH)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 取其平均值做為N管的等效電阻RN， 則 2satsatlinlinNIUIUR(4 - 29)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 式中， 飽和區(qū)電流Isat和線性區(qū)電流Ilin分別為22222)(832)()(2)(22,)(2THNDDNoxnTHNGSTHNDDNoxnDSDSTHNGSNoxnlinDDsatDDGSNTHNGSNNoxnsatUULWCUUUULWCUUUULWCIUUUUUULWCI(4 - 30a) (4 - 30b) (4 -

27、 31a) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 根據(jù)式(4 - 27)(4 - 31)， 可以用一個近似式來計算RN， 即)(45 . 2)()/(45 . 2THNDDNTHNDDNoxnNUUUULWCR (4 - 31b) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 我們對計算RN、 RP的電阻絕對值并不十分感興趣， 而對RN和RP的比值更感興趣。 因為電阻與電流成反比， 在電源電壓和閾值電壓相同的條件下， 電流與導(dǎo)電因子N(或P)成正比， 故NoxnPoxpNPPNLWCLWCRR所以 NnPpPNLWLWRR(4 - 32) 第四章第四章 數(shù)字集成電路

28、設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 表 4 - 1 同等尺寸下的N管和P管等效電阻 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 3. CMOS反相器上升時間tr、 下降時間tf、 延遲時間td的計算 1) tr、 tf、 td的定義 tr： 輸出電壓Uo從0.1UDD上升到0.9UDD所需的時間(UDD為Uo的振幅)。 tf: 輸出電壓Uo從0.9UDD下降到0.1UDD所需的時間。 td: Uo從0上升到0.5UDD所需的時間。 暫令RL=0, 則CL充放電電路如圖 4 - 15所示。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 15 CL的充放電電路(a) CL

29、充電電路； (b) CL放電電路CLRPUDD0.9UDD0.1UDDtrRNCLUotf0.9UDD0.1UDD(a)(b)Uo(t)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2) tr、 tf的計算CL充電期Uo(t)表達(dá)式為)1 ()(LPCRtDDoeUtU(4 - 33) CL放電期Uo(t)表達(dá)式為 LNCRtDDoeUtU)(根據(jù)tr和tf的定義， 得 tr=2.2RPCL (4 - 35) tf=2.2RNCL (4 - 36)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 3) 非門延遲時間td的計算 非門延遲時間分上升延遲時間tdr和下降延遲時間tdf

30、, 總的平均延遲時間td為2fddrdttt(4 - 38) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 16 延遲時間td的含義 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 其含義如圖 4 - 16所示。 如果輸入為理想階躍波形， 那么經(jīng)過一級非門以后其延遲時間為4222frfrdttttt(4 - 39) 式中tr為反相器的上升時間, tf為反相器的下降時間。 經(jīng)過兩級反相器的延遲時間為2frdttt(4 - 40) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4. 連線延遲 在版圖設(shè)計中， 往往用金屬和多晶硅做互連線， 而擴(kuò)散層電容較大，

31、除短線外， 一般不宜做信號連線。 采用多晶硅做連線時， 可將其等效為若干段分布RC網(wǎng)絡(luò)的級聯(lián)， 使信號傳輸速度下降， 產(chǎn)生延遲， 如圖 4 - 17所示。 連線產(chǎn)生的延遲近似為22rCltdl (4 - 41)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 式中： r單位長度連線電阻； C連線分布電容； l連線長度。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 17 互連線的RC模型 Uir1r2rnrCC驅(qū) 動 級CCCl 1mml 1mmUoCrr第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 18 分段錐形的互連線 r1r2r3第四章第

32、四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 表4 - 2 可忽略延遲效應(yīng)的最大允許長度 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 5. 邏輯扇出延遲 如果一個反相器不止驅(qū)動一個反相器， 而要同時驅(qū)動多個反相器， 我們稱之為門的扇出， 扇出系數(shù)F0表示被驅(qū)動的門數(shù)， 如圖4 - 19所示。 所有扇出門的輸入電容并聯(lián)作為驅(qū)動門的負(fù)載電容CL， 故CL增大了， 門的延遲時間也將增大， 而且互連線的影響也變大， 其延遲時間可近似為 tdF(m+F0)td1 (4 - 42)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖4 19 門的扇出延遲驅(qū) 動 門mF0 3扇 出 門第

33、四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 式中： m由互連線增多而帶來的影響； F0由扇出門帶來的影響； td1單個門的延遲時間(F0=1時)。 多級扇出、 多級傳輸時， 延遲將加劇， 如式(4 - 43)所示： )(011jjnjddFFmttn(4 - 43) 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.3 全互補全互補CMOS集成門電路集成門電路 4.3.1 CMOS與非門設(shè)計 1. 電路 CMOS與非門電路如圖 4 - 21所示， 其中NMOS管串聯(lián)， PMOS管并聯(lián)， A、 B為輸入變量， F為輸出。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ)

34、圖 4 20 CMOS邏輯門電路PMOS邏輯塊NMOS邏輯塊ABUDDF第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 21 CMOS與非門BAVP2VP1VN2VN1UDDABF GND第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2. 邏輯功能 該電路的邏輯功能如表 4 - 3 所示， 可以完成“與非”運算。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 表 4 3 CMOS與非門的功能第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 3. 與非門所用管子數(shù)M 該電路所用管子數(shù)M為 M=輸入變量數(shù)2 (4 - 44)第四章第四章 數(shù)字集成電路設(shè)計基

35、礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4. 與非門的RC模型及tr、 tf計算 與非門的RC模型如圖 4 - 22所示。 圖中RP1、 RP2分別為PMOS管導(dǎo)通時的等效電阻， RN1、 RN2分別代表NMOS管導(dǎo)通時的等效電阻， S1、 S2分別代表兩個PMOS管的通斷開關(guān)。 兩個NMOS管串聯(lián)， 只要其中的一個不導(dǎo)通， 則兩個NMOS管都不導(dǎo)通， 因此用一個通斷開關(guān)S3表示即可。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 22 與非門的RC模型(a) 電路； (b) 輸出信號的上升時間和下降時間trtfS1S2RP1RP2UDDUo(t)CLRN1RN2(a)(b)S3第四章第四

36、章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 根據(jù)這個RC模型， 從最壞情況考慮(只有一個P管導(dǎo)通)， 可得與非門輸出信號的上升時間和下降時間分別為：下降時間 tf=2.2(RN1+RN2)CL2.22RN1CL (4 - 45) 上升時間 tr=2.2RP1CL=2.2RP2CL (4 - 46)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 由此可見： (1) 如果要求下降時間與標(biāo)準(zhǔn)反相器相同， 則要求RN1減小一倍， 那么與非門的NMOS管的寬長比(W/L)N比標(biāo)準(zhǔn)反相器的NMOS管的寬長比(W/L)ON要大一倍， 即ONNLWLW2(4 - 47) 溝道長度L取最小允許尺寸(2

37、)， 那么與非門NMOS管的寬度W要比標(biāo)準(zhǔn)反相器的NMOS管大一倍。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) (2) 如果要求上升時間tr與下降時間一樣大， 則2RN1=RP1， 那么根據(jù)式(4 - 32)， 有NNPnPLWLWLW3 . 12 (4 - 48)即PMOS管的尺寸比NMOS管稍大一點。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 5. 與非門的版圖設(shè)計 根據(jù)以上分析， 與非門的版圖設(shè)計如圖 4 - 23所示。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 23 與非門的版圖設(shè)計 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基

38、礎(chǔ) 6. 與非門中的體效應(yīng) 如圖 4 - 21 所示， 圖中一個NMOS的襯底不接地， 所以該管的UBSCP-1時， Uo減小得比較多， 有可能使F由正確的“1”變?yōu)殄e誤的“0”。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 44 動態(tài)CMOS邏輯電路的電荷再分配問題“1”ACUoBDCP1CP2電 荷 分 配UF“1”第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) (3) 多級不能直接級聯(lián)。 若將動態(tài)CMOS電路多級級聯(lián)， 則容易產(chǎn)生邏輯混亂。 如圖 4 - 45(a)所示， 第一級的輸出作為第二級NMOS邏輯塊的輸入。 正確的邏輯為： 預(yù)充電階段， F1為“1

39、”， F2也為“1”； 求值期間， 若A=“1”， 則F1=“0”， F2=“1”。 波形如圖4 - 45(b) 所示。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 45 動態(tài)CMOS電路級聯(lián)造成的邏輯錯誤(a) 電路； (b) 正確邏輯波形； (c) 錯誤邏輯波形A“1”PRPRV1V2V3PRPRV4V5V6ttF1F2預(yù)充電求值PR1F1F21預(yù)充電求值PR1F1F21(a)(b)(c)00F2F1第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.4.3 多米諾邏輯(Domino Logic) 1. 多米諾邏輯電路加反相器隔離 為了克服普通動態(tài)CMOS電路

40、不能直接級聯(lián)的問題， 可以在第一級的輸出和第二級的輸入之間插入一級反相器做緩沖級， 將兩級隔離開， 如圖 4 - 46 所示。 在這種電路中， 雖然由延遲引起F1 不馬上下降， 但反相器輸出Z1始終維持在“0”， 足以關(guān)閉下一級的NMOS邏輯塊而使F2=“1”。 只有當(dāng)?shù)谝患塏MOS邏輯塊完全開通， F1=“0”后， 反相器輸出Z1為“1”， 才去開通第二級的NMOS邏輯塊， 如圖 4 - 46(b)所示。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 46 多米諾邏輯電路 (a) 電路； (b) 波形GNDCPEDCABUDDF1UDDZ1動態(tài)門反相器(a)F1Z10高

41、CP0：所有預(yù)充電管導(dǎo)通1：所有級依次求值(b)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2. NMOS邏輯塊和PMOS邏輯塊交替的多米諾邏輯 插入反相器后的多米諾電路帶來的新問題是增加了管子數(shù)和輸入電容， 而且使邏輯關(guān)系多取了一次“反”。 為了改進(jìn)這種電路， 人們又提出了新的多米諾電路。 新的電路將NMOS邏輯塊電路與PMOS邏輯塊電路交替級聯(lián)， 省去了反相器， 又保證了邏輯關(guān)系不混亂， 如圖 4 - 47(a)所示。 如果還需連接相同的邏輯塊電路， 則再加反相器， 如圖 4 - 47(b)所示。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 47 NMOS

42、邏輯塊和PMOS邏輯塊交替的多米諾邏輯電路 (a) 僅NMOS、 PMOS邏輯塊電路交替級聯(lián)； (b) NMOS、 PMOS邏輯塊交替級聯(lián)外， 另加反相器與同類邏輯塊級聯(lián)N邏輯塊輸入(CLK1時穩(wěn)定)CLK其它P塊P邏輯塊CLKN邏輯塊CLK其它N塊UDD到其它P塊(a)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 47 NMOS邏輯塊和PMOS邏輯塊交替的多米諾邏輯電路 (a) 僅NMOS、 PMOS邏輯塊電路交替級聯(lián)； (b) NMOS、 PMOS邏輯塊交替級聯(lián)外， 另加反相器與同類邏輯塊級聯(lián)N邏輯塊CLKCLKP邏輯塊CLK到其它P塊CLK到其它N塊(CLK)到其它

43、P塊(CLK)到其它N塊(CLK)(b)UDDUDD第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 由圖可得以下結(jié)論： (1) NMOS邏輯塊和PMOS邏輯塊求值管和預(yù)充電管所加的時鐘是反相的。 (2) 奇數(shù)級邏輯函數(shù)由NMOS邏輯塊完成， 預(yù)充電由PMOS管完成； 而偶數(shù)級邏輯函數(shù)由PMOS邏輯塊完成， 預(yù)充電由NMOS管完成， 故輸出函數(shù)從“底部”取出。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 該電路的工作原理如下： (1) 當(dāng)CLK=“0”時， 奇數(shù)級PMOS管預(yù)充電。 (2) CLK=“1”時， 奇數(shù)級進(jìn)入求值期， 偶數(shù)級也進(jìn)入求值期。 第四章第四章 數(shù)字集成電

44、路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.4.4 流水線邏輯和無競爭技術(shù) 流水線作業(yè)使系統(tǒng)的運行速度有了很大提高。 在流水線邏輯中， 數(shù)據(jù)是沿著流水線順序逐步加工的， 在流水線中， 各級之間往往用傳輸門隔離。 圖 4 - 48 是流水線中最基本的一節(jié)。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 48 流水線中的一節(jié) 邏 輯 塊CLKCLKCLKCLK第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 這種電路存在一個“時鐘競爭”問題。 假如時鐘CLK與CLK 由于某種原因(如布線延遲)產(chǎn)生偏移(Skew), 如圖 4 - 49 所示， 則有一段時間CLK與CLK 都為“1

45、”或 “”， 那么，圖 4 - 48 中兩個傳輸門將同時導(dǎo)通， 形成數(shù)據(jù)“直通”。 這種問題當(dāng)時鐘偏移大于邏輯塊內(nèi)部延遲時更為嚴(yán)重。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 49 時鐘偏移01CLKCLK第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 1. 無競爭邏輯(NORA) 無競爭邏輯中的一級由三部分組成(見圖 4 - 50)： N型動態(tài)CMOS電路(簡稱N段)、 P型動態(tài)CMOS電路(簡稱P段)和C2MOS電路。 N段時鐘為 ， P段時鐘為 ， C2MOS時鐘為 和 。 三部分合起來稱為“ 求值級”。 C2MOS電路是一個鐘控反相器， 也稱鎖存器。 當(dāng)

46、 =“1”時， 有信號輸出; 而 =“0”時， 信號被鎖存在電路中不能輸出， 輸出呈高阻態(tài)， 所以這也是一個三態(tài)門。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 如果將 與 位置互換， 則成為 “ 求值級”， 無競爭邏輯正是“ 求值級”和“ 求值級”交替級聯(lián)而組成的流水線系統(tǒng), 如圖 4 - 50所示。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 50 無競爭邏輯(NORA)電路 N驅(qū)動網(wǎng)絡(luò)P驅(qū)動網(wǎng)絡(luò)N驅(qū)動網(wǎng)絡(luò)P驅(qū)動網(wǎng)絡(luò)去N預(yù)充電門去N預(yù)充電門去求值級去P預(yù)充電門去P預(yù)充電門求值級求值級第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) (1) 當(dāng) =“0”

47、 時， =“1”， 求值級N段、 P段均處于預(yù)充電期， N段輸出為高(UDD), P段輸出為低(0 V)， 兩段電路均被“封住”， 此時C2MOS處于高阻態(tài)。 該級此時處于數(shù)據(jù)準(zhǔn)備階段。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) (2) 當(dāng) =“1”， =“0” 時， 求值級進(jìn)入求值期， 而 求值級處于預(yù)充電期而被“封住”， 如圖 4 - 51 所示。 正是這種求值和預(yù)充電的交替進(jìn)行， 使得該電路克服了時鐘競爭現(xiàn)象。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 51 “求值”與“預(yù)充電”交替進(jìn)行的邏輯求值級 求值級求值級 求值級求值預(yù)充電求值預(yù)充電預(yù)充電求值

48、預(yù)充電求值1100第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 這種流水線結(jié)構(gòu)無競爭現(xiàn)象是有三項措施保證的： (1) 在每級內(nèi)部， 采用N-P邏輯塊交替級聯(lián)， 或同類邏輯塊加反相器級聯(lián)， 克服了每級內(nèi)部延遲而造成的競爭問題， 實現(xiàn)了Domino邏輯功能。 (2) 每級的輸出都由C2MOS鎖存器隔離， 防止與后一級產(chǎn)生競爭。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) (3) 求值級與 求值級交替級聯(lián)， 級求值結(jié)果一直可以保持到后級數(shù)據(jù)傳送階段的結(jié)束， 而鎖存信息不會受到預(yù)充電的干擾， 也不會受到輸入變化的影響，即使 與 是全“1”或全“0”， 也不會影響結(jié)果。第四章第四章

49、 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2. “真單相時鐘”NORA邏輯 要做到“真單相時鐘”， 必須去掉 。 主要出現(xiàn)在C2MOS中， 如圖 4 - 52(a)所示， 如果去掉 ， 如圖 4 - 52(b)、 (c)所示， 則沒有了 的控制， 對圖 4 - 52(c)電路， 輸入Ui=“0”， 使PMOS管導(dǎo)通， 輸出Uo=UDD, 而不受 的控制。 同樣， 對圖 4 - 52(b)電路， 輸入 Ui=“1”， NMOS管導(dǎo)通， Uo=“0”， 也不受 的控制， 起不到鐘控鎖存的作用。 為此， 可將兩級相同的單相C2MOS電路級聯(lián)， 如圖 4 - 53(a)、 (b)所示， 其功能與有

50、的C2MOS電路是一樣的。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 52 真單相時鐘NORA邏輯(a) 標(biāo)準(zhǔn)C2MOS; (b) 單相PC2MOS; (c) 單相NC2MOSUiUDDUoUiUDDUoUiUDDUo(a)(b)(c)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 53 單相C2MOS電路 Ui(a)UUoUi(b)UUo第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 以4 - 53(a)圖為例， 當(dāng)Ui=“0”時， 第一級PMOS管導(dǎo)通， U=UDD， 從而使第二級接地的NMOS管導(dǎo)通， 但此時若 =0， 則輸出為高阻態(tài)，

51、 只有 =“1”時才有正確的輸出(Uo=“0”)。 而當(dāng)Ui=“1”時， 第一級接地的NMOS管導(dǎo)通， 也只有 為“1”時， 才有輸出， 所以該電路是受時鐘控制的C2MOS鎖存器。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.5 移位寄存器、移位寄存器、 鎖存器、鎖存器、 觸發(fā)器、觸發(fā)器、 I/O單元單元 4.5.1 移位寄存器 1. 動態(tài)CMOS移位寄存器 動態(tài)CMOS移位寄存器電路如圖 4 - 54 所示。 第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 54 動態(tài)CMOS移位寄存器及時鐘波形 (a) 電路； (b) 兩相不重疊時鐘D(數(shù)據(jù))UDDUDD(

52、a)(b)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 55 動態(tài)C2MOS移位寄存器DUDDC1UDDC2Q第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 2. 動態(tài)C2MOS移位寄存器 動態(tài)C2MOS移位寄存器電路如圖 4 - 55所示。 該電路比圖 4 - 54所示的電路更緊湊，將傳輸門與反相器耦合在一起， 少了一根連線， 而且不存在一般C2MOS的電荷再分配現(xiàn)象。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.5.2 鎖存器 兩個反相器構(gòu)成正反饋閉環(huán)， 如圖 4 - 56 所示。 在這個電路中引入傳輸門控制開關(guān)， 便構(gòu)成了鎖存器， 如圖 4 -

53、 57 所示。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 56 兩個反相器構(gòu)成正反饋閉環(huán)“0”Q“1”“1”Q“0”(a)(b)第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 57 在反相器正反饋環(huán)中引入傳輸門構(gòu)成鎖存器D(數(shù) 據(jù) )12Q12Q第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 鎖存器的形式還有很多， 圖 4 - 58給出一個基于交叉耦合或非門的鎖存器電路。 圖 4 - 59 給出一個偽NMOS雙相鎖存器。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 58 基于交叉耦合或非門的鎖存器及其CMOS實現(xiàn) (a)

54、 鎖存器邏輯圖； (b) 用CMOS實現(xiàn)的鎖存器DCLKQQ(a)QV32V4255V5DaQV655Clk5(b)V7V1V2第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 59 偽NMOS鎖存器V3V4V1V2V7CLKCLKV5QDV8V6DQ第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 4.5.3 觸發(fā)器(Flip-flops) 觸發(fā)器的類型很多， 有RS觸發(fā)器、 JK觸發(fā)器、 D觸發(fā)器、 T觸發(fā)器等。利用兩個傳輸門和反相器構(gòu)成的鎖存器， 僅用 16 只MOS管就可實現(xiàn)基本的主-從D觸發(fā)器功能， 其電路如圖 4 - 60 所示。第四章第四章 數(shù)字集成電路設(shè)

55、計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 60 CMOS主-從D觸發(fā)器 D12133424從觸發(fā)器主觸發(fā)器QQ第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 當(dāng)時鐘 從“1”變?yōu)椤?”時， 傳輸門1、 4導(dǎo)通， 數(shù)據(jù)D進(jìn)入環(huán)路。 但因傳輸門2、 3截止， 數(shù)據(jù)D被阻隔在從觸發(fā)器中。 而當(dāng) 從低到高時， 傳輸門 1、 4 截止， 新的數(shù)據(jù)不能進(jìn)入環(huán)路。 此時傳輸門2、 3導(dǎo)通， 原先存儲在從觸發(fā)器中的數(shù)據(jù)被送入主觸發(fā)器， 并從Q端輸出， 所以 Q(t+1)=D(t) 輸出Q維持原來的D， 一直到下一個時鐘周期開始， 新的數(shù)據(jù)D才進(jìn)入環(huán)路。圖 4 - 61 給出一個帶置位(S)/復(fù)位(R)端的主-從式D觸發(fā)器。第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 61 帶置位/復(fù)位端的主-從式D觸發(fā)器DCLKCLKCLKCLKRSRQCLKCLKS第四章第四章 數(shù)字集成電路設(shè)計基礎(chǔ)數(shù)字集成電路設(shè)計基礎(chǔ) 圖 4 - 62 給出一個傳輸門JK觸發(fā)器電路， 該電路在D觸發(fā)器(4 - 60 圖)基礎(chǔ)上多加了一個“0”號傳輸門和一個C2MOS電路。 “0”號傳輸門輸入為J， C