數(shù)字邏輯第6章(1)計數(shù)器

1、6.1 計數(shù)器計數(shù)器6.2 寄存器寄存器6.5 節(jié)拍分配器節(jié)拍分配器第六章第六章 典型同步時序電路的設(shè)計典型同步時序電路的設(shè)計6.3 移位寄存器移位寄存器6.4 移位寄存器型計數(shù)器移位寄存器型計數(shù)器 時序電路的時序電路的是是的，其轉(zhuǎn)換比的，其轉(zhuǎn)換比較簡單、明確，規(guī)律性強，一般不用化簡，較容易較簡單、明確，規(guī)律性強，一般不用化簡，較容易進(jìn)行狀態(tài)分配。進(jìn)行狀態(tài)分配。 而一般時序電路的設(shè)計，主要討論原始狀態(tài)圖而一般時序電路的設(shè)計，主要討論原始狀態(tài)圖的建立、狀態(tài)的化簡、狀態(tài)的分配等問題。的建立、狀態(tài)的化簡、狀態(tài)的分配等問題。典型同步時序電路的設(shè)計實現(xiàn)典型同步時序電路的設(shè)計實現(xiàn)（1） 基于觸發(fā)器的設(shè)計基

2、于觸發(fā)器的設(shè)計（2） 基于中規(guī)模時序器件的設(shè)計基于中規(guī)模時序器件的設(shè)計（3）基于硬件描述語言的建模）基于硬件描述語言的建模1）根據(jù)已知的狀態(tài)數(shù)畫出狀態(tài)圖；）根據(jù)已知的狀態(tài)數(shù)畫出狀態(tài)圖；2）對狀態(tài)進(jìn)行編碼；）對狀態(tài)進(jìn)行編碼；3）畫出編碼后的卡諾圖形式的狀態(tài)表（狀態(tài)矩陣）；）畫出編碼后的卡諾圖形式的狀態(tài)表（狀態(tài)矩陣）；4）寫出狀態(tài)方程；）寫出狀態(tài)方程；5）選擇觸發(fā)器類型（本課程要求）選擇觸發(fā)器類型（本課程要求D或或JK）；）；6）求出觸發(fā)器的最簡激勵方程；）求出觸發(fā)器的最簡激勵方程；7）畫出規(guī)范的電路圖；）畫出規(guī)范的電路圖；8）進(jìn)行必要的討論。）進(jìn)行必要的討論?；谟|發(fā)器的典型同步時序電路設(shè)計步驟

3、基于觸發(fā)器的典型同步時序電路設(shè)計步驟狀態(tài)方程法（掌握）狀態(tài)方程法（掌握）激勵表法、卡諾圖分區(qū)法、激勵表法、卡諾圖分區(qū)法、狀態(tài)圖法（自學(xué)）狀態(tài)圖法（自學(xué)）S1S3S2S4Sm 計數(shù)器是一種對計數(shù)器是一種對CP脈沖進(jìn)行計數(shù)的邏輯電路，它脈沖進(jìn)行計數(shù)的邏輯電路，它的狀態(tài)圖為一個環(huán)，環(huán)中狀態(tài)數(shù)的狀態(tài)圖為一個環(huán)，環(huán)中狀態(tài)數(shù) m 稱為計數(shù)器的模。稱為計數(shù)器的模。6.1 計數(shù)器計數(shù)器CP脈沖的有效脈沖的有效沿到來時改變狀沿到來時改變狀態(tài)態(tài) 計數(shù)器的分類計數(shù)器的分類 按數(shù)制：二進(jìn)制計數(shù)器、十進(jìn)制計數(shù)器、按數(shù)制：二進(jìn)制計數(shù)器、十進(jìn)制計數(shù)器、 任意進(jìn)制計數(shù)器任意進(jìn)制計數(shù)器 按功能：加法計數(shù)器、減法計數(shù)器、可逆計數(shù)

4、器按功能：加法計數(shù)器、減法計數(shù)器、可逆計數(shù)器 按時序：異步計數(shù)器（串行計數(shù)）、按時序：異步計數(shù)器（串行計數(shù)）、 同步計數(shù)器（并行計數(shù)）同步計數(shù)器（并行計數(shù)） 按碼制：任意編碼計數(shù)器按碼制：任意編碼計數(shù)器6.1.1 二進(jìn)制同步計數(shù)器的設(shè)計與描述二進(jìn)制同步計數(shù)器的設(shè)計與描述1）狀態(tài)圖：）狀態(tài)圖：01512345141CP2CP3CP4CP5CP15CP16CP2）狀態(tài)編碼：）狀態(tài)編碼：Q4Q3Q2Q10000000100100011010011101111010115CP1CP2CP3CP4CP5CP16CPQ4(t) Q3(t) Q2(t) Q1(t)Q4(t+1) Q3(t+1) Q2(t+1

5、) Q1(t+1)0 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 01 1 1 01 1 1 11 1 1 10 0 0 0狀態(tài)轉(zhuǎn)移表（次態(tài)真值表）狀態(tài)轉(zhuǎn)移表（次態(tài)真值表）1101001101011001111100000111101111100001011010101100001001001000101101000001111012QQ34QQ)()()()(1t11t21t31t4QQQQ QQQQ1212)1t (21231323)1t (31434241234)1t (

6、4QQQQQQQQQQQQQQQQQQQQ = = = = = = 1)1t (1QQ= = 11121221231323314342412344QDQQQQDQQQQQQQDQQQQQQQQQQD= = = = = = = =11122312341234QDQQDQQQDQQQQD= = = = = = = =)()(整理可得整理可得=1&DQQDQQDQQDQQ=1=1&CPQ1Q2Q3Q47）畫出電路圖）畫出電路圖11122312341234QDQQDQQQDQQQQD= = = = = = = =)()(4321 當(dāng)采用當(dāng)采用D觸發(fā)器構(gòu)造二進(jìn)制同步計數(shù)器時，隨位數(shù)觸發(fā)器

7、構(gòu)造二進(jìn)制同步計數(shù)器時，隨位數(shù)的增加，觸發(fā)器輸入端的增加，觸發(fā)器輸入端D的表達(dá)式結(jié)構(gòu)是有規(guī)律的。即的表達(dá)式結(jié)構(gòu)是有規(guī)律的。即任意位二進(jìn)制加任意位二進(jìn)制加1計數(shù)器，采用計數(shù)器，采用D觸發(fā)器設(shè)計時，滿足：觸發(fā)器設(shè)計時，滿足：8）分析）分析11i12i1iiQD1iQQQQD= = = = )(11122312341234QDQQDQQQDQQQQD= = = = = = = =)()(你能根據(jù)此規(guī)律，畫出五位二進(jìn)制加你能根據(jù)此規(guī)律，畫出五位二進(jìn)制加1計數(shù)器的電路圖嗎？計數(shù)器的電路圖嗎？1） 4）同例）同例1，得到狀態(tài)方程并整理，得到狀態(tài)方程并整理JK觸發(fā)器形式觸發(fā)器形式111)1t(12121)1

8、t(2123121231323)1t(3412341231434241234)1t(4Q0Q1QQQQQQQ3QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ = = = = = = = = = = = = = 5）用）用JK觸發(fā)器觸發(fā)器QKQJQ)1t ( = = 6）比較，求出）比較，求出Ji和和KiJ3=K3=Q2Q1J2=K2=Q1J1=K1=1J4=K4=Q3Q2Q17）電路圖）電路圖見教材見教材你能根據(jù)此規(guī)律，畫出五位二進(jìn)制加你能根據(jù)此規(guī)律，畫出五位二進(jìn)制加1計數(shù)器的電路圖嗎？計數(shù)器的電路圖嗎？ 8）分析）分析1KJ1iQQQJK1112i1iii= = = =

9、= = 當(dāng)采用當(dāng)采用JK觸發(fā)器構(gòu)造二進(jìn)制同步計數(shù)器時，隨位數(shù)的增觸發(fā)器構(gòu)造二進(jìn)制同步計數(shù)器時，隨位數(shù)的增加，觸發(fā)器輸入端加，觸發(fā)器輸入端J、K的表達(dá)式結(jié)構(gòu)是有規(guī)律的。即任意的表達(dá)式結(jié)構(gòu)是有規(guī)律的。即任意位二進(jìn)制加位二進(jìn)制加1計數(shù)器，采用計數(shù)器，采用JK觸發(fā)器設(shè)計時，滿足：觸發(fā)器設(shè)計時，滿足：以下激勵表法、卡諾圖分區(qū)法課件以下激勵表法、卡諾圖分區(qū)法課件供學(xué)生自學(xué)時參考！供學(xué)生自學(xué)時參考！011101110000KJQQ1tt )(（1101001101011001111100000111101111100001011010101100001001001000101101000001111012Q

10、Q34QQ)()()()(1t11t21t31t4QQQQ 4）根據(jù)）根據(jù)JK觸發(fā)器激勵表建立激勵矩陣觸發(fā)器激勵表建立激勵矩陣0000010001000000 1011010034QQ12QQ0001111044KJ12344QQQKJ= = =1011010034QQ12QQ0001111033KJ 01000100010001001011010034QQ12QQ0001111022KJ0110011001100110 1011010034QQ12QQ0001111011KJ 1111111111111111J3=K3=Q2Q1J2=K2=Q1J1=K1=1J3=K3=Q2Q1J2=K2=Q

11、1J1=K1=1J4=K4=Q3Q2Q16）電路圖）電路圖見教材見教材 7）分析）分析1KJ1iQQQJK1112i1iii= = = = = = 當(dāng)采用當(dāng)采用JK觸發(fā)器構(gòu)造二進(jìn)制同步計數(shù)器時，隨位數(shù)的增加，觸發(fā)器構(gòu)造二進(jìn)制同步計數(shù)器時，隨位數(shù)的增加，觸發(fā)器輸入端觸發(fā)器輸入端J、K的表達(dá)式結(jié)構(gòu)是有規(guī)律的。即任意位二進(jìn)制的表達(dá)式結(jié)構(gòu)是有規(guī)律的。即任意位二進(jìn)制加加1計數(shù)器，采用計數(shù)器，采用JK觸發(fā)器設(shè)計時，滿足：觸發(fā)器設(shè)計時，滿足： 將例將例1中中D觸發(fā)器的激勵方程變形，也可得出用觸發(fā)器的激勵方程變形，也可得出用JK觸發(fā)器觸發(fā)器設(shè)計時的規(guī)律設(shè)計時的規(guī)律11010011010110011111000

12、00111101111100001011010101100001001001000101101000001111012QQ34QQ)()()()(1t11t21t31t4QQQQ 例：已知四位二進(jìn)制同步加例：已知四位二進(jìn)制同步加1計數(shù)器的狀態(tài)表，試用狀態(tài)方計數(shù)器的狀態(tài)表，試用狀態(tài)方程法并采用程法并采用JK觸發(fā)器進(jìn)行設(shè)計。觸發(fā)器進(jìn)行設(shè)計。用狀態(tài)方程法求解用狀態(tài)方程法求解將根據(jù)狀態(tài)表求出的狀態(tài)方程轉(zhuǎn)換成將根據(jù)狀態(tài)表求出的狀態(tài)方程轉(zhuǎn)換成J-K觸發(fā)觸發(fā)器特性方程器特性方程 形式，求出激勵方程形式，求出激勵方程J , K。tt1tQKQJQ = = )(123412344QQQQQQQQ1tQ = =

13、)(阻塞法阻塞法與特性方程比較，有與特性方程比較，有J4=K4=Q3Q2Q1余下內(nèi)容，請同學(xué)自己完成余下內(nèi)容，請同學(xué)自己完成Q3原變量區(qū)原變量區(qū)例：已知四位二進(jìn)制同步加例：已知四位二進(jìn)制同步加1計數(shù)器的狀態(tài)表，試用卡諾圖分區(qū)法并采計數(shù)器的狀態(tài)表，試用卡諾圖分區(qū)法并采 用用JK觸發(fā)器進(jìn)行設(shè)計。觸發(fā)器進(jìn)行設(shè)計。1101001101011001111100000111101111100001011010101100001001001000101101000001111012QQ34QQ)()()()(1t11t21t31t4QQQQ tt1tQKQJQ = = )(根據(jù)根據(jù)J-K觸發(fā)器特性方程觸發(fā)器

14、特性方程 的特點，在現(xiàn)態(tài)的的特點，在現(xiàn)態(tài)的反變量區(qū)求反變量區(qū)求 J ,在現(xiàn)態(tài)的原變量區(qū)求在現(xiàn)態(tài)的原變量區(qū)求 。K例如：在例如：在Q3的原變量區(qū)域（子卡諾圖），可求得的原變量區(qū)域（子卡諾圖），可求得K3，進(jìn)而求得，進(jìn)而求得K3。在在 Q3 的反變量區(qū)域（子卡諾圖），可求得的反變量區(qū)域（子卡諾圖），可求得 J3 。123123QQKQQK= = = =123QQJ= =余下內(nèi)容，請同學(xué)自己完成余下內(nèi)容，請同學(xué)自己完成上述邏輯電路也可以用上述邏輯電路也可以用Verilog HDL語言來描述，然后通過語言來描述，然后通過EDA工具的輸入、綜合、適配、仿真、下載等設(shè)計步驟，在可編工具的輸入、綜合、適配、

15、仿真、下載等設(shè)計步驟，在可編程器件中形成電路。程器件中形成電路。module counter (cp, dataout) ; input cp ; output 3:0 dataout ; reg 3:0 dataout ; always (posedge cp)dataout CPQDQCQBQA思考：電路的實用性？思考：電路的實用性？電路的復(fù)位狀態(tài)？電路的復(fù)位狀態(tài)？電路狀態(tài)的預(yù)置？電路狀態(tài)的預(yù)置？如何滿足迭代設(shè)計的要求？（使能輸入、模溢出）如何滿足迭代設(shè)計的要求？（使能輸入、模溢出） 需要在主要功能之上增加一些輔助功能，對電路進(jìn)行需要在主要功能之上增加一些輔助功能，對電路進(jìn)行重新設(shè)計。重新

16、設(shè)計。/CLR/LDPTCP QDQCQBQARCO 說明說明0 00000清零清零1111 DCBA*并行置數(shù)并行置數(shù)11111加加1*計數(shù)計數(shù)0 QDQCQBQA*保持保持 0 QDQCQBQA0保持保持*當(dāng)計數(shù)器計為當(dāng)計數(shù)器計為1111，且，且T=1時，時，RCO=1。0二進(jìn)制計數(shù)器的功能表：二進(jìn)制計數(shù)器的功能表：實現(xiàn)該功能的邏輯圖，即傳統(tǒng)邏輯器件實現(xiàn)該功能的邏輯圖，即傳統(tǒng)邏輯器件74LS163。module v163 (clrn, clk, enp, ent, ldn, din, qout, rco) ; input clrn, clk, ent, enp, ldn ; input 3

17、:0 din ; output 3:0 qout ; output rco ; reg 3:0 qout ; always ( posedge clk ) begin if ( clrn ) qout = 0 ; else if ( ! ldn ) qout = din ; else if ( enp & ent = 1 ) qout = qout + 1 ; else qout = qout ; end assign rco = ( qout=4b1111 & ent ) ? 1 : 0 ;endmodule基于基于Verilog HDL的設(shè)計模型的設(shè)計模型描述時序操作描述時

18、序操作描述組合邏輯描述組合邏輯在在Quartus中進(jìn)行功能仿真中進(jìn)行功能仿真module veri163 (clrn, clk, enp, ent, ldn, din, qout, rco) ; input clrn, clk, enp, ent, ldn ; input 3:0 din ; output 3:0 qout ; output rco; reg 3:0 qout ; reg rco ; always ( posedge clk ) begin if ( ! clrn ) qout = 0 ;else if ( ! ldn ) qout = din ; else if ( ent

19、& enp = 1) qout = qout + 1 ; else qout = qout ; end always ( ent or qout ) beginif ( qout = 4b1111 & ent ) rco = 1 ;else rco = 0 ; endendmodule組合邏輯的另外組合邏輯的另外一種描述！一種描述！占用資源相同占用資源相同F(xiàn)PGA資源資源使用情況使用情況在在Quartus 中形成中形成 veri163 veri163 模塊模塊的邏輯符號的邏輯符號例例3：用：用JK觸發(fā)器設(shè)計二進(jìn)制模觸發(fā)器設(shè)計二進(jìn)制模5計數(shù)器。狀態(tài)圖如下：計數(shù)器。狀態(tài)圖如下：00

20、0001010011100Q2Q1Q0解解: 需要三個觸發(fā)器，有三個無關(guān)態(tài)需要三個觸發(fā)器，有三個無關(guān)態(tài)101、110、111。 000011100010001狀態(tài)表狀態(tài)表001001111001QQ2Q)()()(1t01t11t2QQQ 1KQJQ1QQQQQQKJQQQQQ1KQQJQ1QQQQQQQ020002021t001101011t1201222012011t2= = = = = = = = = = = = = = = )()()(1KQQJ2012= = =依據(jù)激勵方程給出無關(guān)狀態(tài)的檢查：依據(jù)激勵方程給出無關(guān)狀態(tài)的檢查：1KQJ020= = =0101QKQJ= = =00001

21、1111111010010001110010011101101QKJKJKJQ1t0200112202)( 經(jīng)檢查，本設(shè)計可以經(jīng)檢查，本設(shè)計可以自啟動。自啟動。電路圖：電路圖：0J0KCP0Q1J1KCP1Q21J2KCP2Q11CP22J000001010011100Q2Q1Q0畫出完全狀態(tài)圖，實用性分析。畫出完全狀態(tài)圖，實用性分析。111101110引起受控電路的誤動作？引起受控電路的誤動作？000001010011100Q2Q1Q0其余狀態(tài)其余狀態(tài)采用采用Verilog HDL建模建模module M5_counter ( clk, q ) ; input clk ; output 2:

22、0 q ; reg 2:0 q ; always (negedge clk) case (q) 3b000 : q = 3b001 ; 3b001 : q = 3b010 ; 3b010 : q = 3b011 ; 3b011 : q = 3b100 ; 3b100 : q = 3b000 ; default : q = 3b000 ; endcaseendmodule與狀態(tài)轉(zhuǎn)移表存在與狀態(tài)轉(zhuǎn)移表存在某種對應(yīng)關(guān)系。某種對應(yīng)關(guān)系。同學(xué)可到實驗室完成仿真！同學(xué)可到實驗室完成仿真！例例4：建立多種編碼十進(jìn)制計數(shù)器的狀態(tài)圖。：建立多種編碼十進(jìn)制計數(shù)器的狀態(tài)圖。 十進(jìn)制計數(shù)器狀態(tài)圖十進(jìn)制計數(shù)器狀態(tài)圖S0

23、S9S1S2S3S4S81CP2CP3CP4CP5CP9CP10CPS7S6S56CP7CP8CP分析：應(yīng)采用分析：應(yīng)采用4個觸發(fā)器（個觸發(fā)器（Q3Q2Q1Q0），），6個無關(guān)態(tài)的個無關(guān)態(tài)的 次態(tài)設(shè)為次態(tài)設(shè)為S0其余狀態(tài)其余狀態(tài)按要求對按要求對S0S9進(jìn)行編碼，可得到任意編碼十進(jìn)制進(jìn)行編碼，可得到任意編碼十進(jìn)制計數(shù)器的狀態(tài)圖。計數(shù)器的狀態(tài)圖。 一種自然編碼十進(jìn)制計數(shù)器狀態(tài)一種自然編碼十進(jìn)制計數(shù)器狀態(tài)圖圖0110111101111000100110101110110111001011其余狀態(tài)其余狀態(tài)Q3Q2Q1Q0 8421碼十進(jìn)制計數(shù)器狀態(tài)圖碼十進(jìn)制計數(shù)器狀態(tài)圖0000100100010010

24、001101001000011101100101其余狀態(tài)其余狀態(tài) 余余3碼十進(jìn)制計數(shù)器狀態(tài)圖碼十進(jìn)制計數(shù)器狀態(tài)圖0011110001000101011001111011101010011000其余狀態(tài)其余狀態(tài) 2421碼十進(jìn)制計數(shù)器狀態(tài)圖碼十進(jìn)制計數(shù)器狀態(tài)圖0000111100010010001101001110110111001011其余狀態(tài)其余狀態(tài) 格雷格雷BCD碼十進(jìn)制計數(shù)器狀態(tài)圖碼十進(jìn)制計數(shù)器狀態(tài)圖0000100000010011001001101100010001010111其余狀態(tài)其余狀態(tài)能否建立一個基于能否建立一個基于Verilog HDL的十進(jìn)制計數(shù)器基礎(chǔ)模型？的十進(jìn)制計數(shù)器基

25、礎(chǔ)模型？module M10_counter ( clk, reset, q, rco ) ; parameter S0=4B0000, S1=4B0001, S2=4B0010, S3=4B0011, S4=4B0100, S5=4B0101, S6=4B0110, S7=4B0111, S8=4B1000, S9=4B1001; input clk, reset ; output 3:0 q ; output rco ; reg 3:0 q ; assign rco = (q=S9) ? 1 : 0；/增加進(jìn)位輸出增加進(jìn)位輸出 always (posedge clk) begin if (

26、!reset) q=S0; /同步復(fù)位同步復(fù)位 else case (q) /狀態(tài)轉(zhuǎn)移表描述狀態(tài)轉(zhuǎn)移表描述 S0 : q = S1; S1 : q = S2; S9 : q = S0; default : q = S0; /其他狀態(tài)其他狀態(tài) endcase endendmodule修改，實現(xiàn)不修改，實現(xiàn)不同編碼的十進(jìn)同編碼的十進(jìn)制計數(shù)器。制計數(shù)器。同學(xué)自行完成仿真驗證同學(xué)自行完成仿真驗證若用門級描述？若用門級描述？通用性？通用性？基于基于Verilog HDL的的同步時序電路設(shè)計模板同步時序電路設(shè)計模板module 模塊名（端口名列表）；模塊名（端口名列表）； parameter /定義參數(shù)定

27、義參數(shù) input /定義輸入定義輸入 output /定義輸出定義輸出 reg /定義定義always中的被賦值變量中的被賦值變量 /門級描述組合部分門級描述組合部分 assign /描述組合部分描述組合部分 always (組合輸入信號列表組合輸入信號列表) begin /阻塞賦值（阻塞賦值（=） /if_else、case、for行為語句行為語句 end always (邊沿信號列表邊沿信號列表) / 時序部分描述時序部分描述 begin /非阻塞賦值（非阻塞賦值（=） /if_else、case、for行為語句行為語句 endendmodule6.1.2 MSI計數(shù)器計數(shù)器74LS16

28、3及其應(yīng)用及其應(yīng)用DCBADCBAQQQQCLRCLKRCOENPENT163LS74LD邏輯符號邏輯符號 74LS163是一個最常用的四位同是一個最常用的四位同步二進(jìn)制計數(shù)器，是一個全同步器件，步二進(jìn)制計數(shù)器，是一個全同步器件，其輸出僅在其輸出僅在CLK上升沿改變。應(yīng)通過上升沿改變。應(yīng)通過閱讀閱讀P207的邏輯圖，熟記功能表和邏的邏輯圖，熟記功能表和邏輯符號，輯符號，。同步清同步清“0”；同步置數(shù)；同步置數(shù)；狀態(tài)保持；狀態(tài)保持；加加“1”計數(shù)。計數(shù)。功能：功能：。時時，且且：當(dāng)當(dāng)計計數(shù)數(shù)器器計計為為保保持持保保持持計計數(shù)數(shù)加加計計數(shù)數(shù)并并行行預(yù)預(yù)置置清清零零說說明明1RCO1ENT11110

29、QQQQ011QQQQ01111111ABCD01000000RCOQQQQCLKENTENPLDCLRABCDABCDABCD= = = /74LS163功能表功能表關(guān)于關(guān)于74LS163的狀態(tài)表，應(yīng)發(fā)現(xiàn)的狀態(tài)表，應(yīng)發(fā)現(xiàn)QD是高位，是高位，QA是低位。是低位。/ M1010Q3Q1例例1：分析下列電路的邏輯功能。：分析下列電路的邏輯功能。反饋接同步清零反饋接同步清零狀態(tài)變化表狀態(tài)變化表：Q3Q2 Q1Q00 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 功能：功能：0

30、、1、2、10的模的模11計數(shù)器。計數(shù)器。DCBADCBAQQQQCLRCLKRCOENPENT163LS74LDCP“1”3210QQQQ&1RCO11 通過例通過例1可知，增加適當(dāng)?shù)姆答佭壿?，可用可知，增加適當(dāng)?shù)姆答佭壿?，可用單片單?4LS163構(gòu)造實現(xiàn)構(gòu)造實現(xiàn)M16的計數(shù)器電路。的計數(shù)器電路。這類電路的分析方法：這類電路的分析方法：1）設(shè)定電路初態(tài)；）設(shè)定電路初態(tài)；2）計算反饋；）計算反饋；3）查功能表；）查功能表；4）得到電路的次態(tài)；）得到電路的次態(tài)；直到出現(xiàn)狀態(tài)循環(huán)直到出現(xiàn)狀態(tài)循環(huán)5）狀態(tài)循環(huán)中的狀態(tài)數(shù)即為計數(shù)器的模。）狀態(tài)循環(huán)中的狀態(tài)數(shù)即為計數(shù)器的模。構(gòu)造這類電路時，涉及

31、到：構(gòu)造這類電路時，涉及到：1）跳越的概念）跳越的概念2）反饋電路的設(shè)計）反饋電路的設(shè)計 跳越的概念跳越的概念 當(dāng)利用模為當(dāng)利用模為 2n 的計數(shù)器實現(xiàn)模的計數(shù)器實現(xiàn)模 m 2n的計數(shù)器時，需要從的計數(shù)器時，需要從2n個狀態(tài)中跳過個狀態(tài)中跳過 K = 2n m 個多余狀態(tài)，即保證計數(shù)器的正常循環(huán)個多余狀態(tài)，即保證計數(shù)器的正常循環(huán)中不會出現(xiàn)多余狀態(tài)。中不會出現(xiàn)多余狀態(tài)。例例1的模的模11計數(shù)器就是在模計數(shù)器就是在模16的基礎(chǔ)上跳過若干個狀態(tài)實現(xiàn)的。的基礎(chǔ)上跳過若干個狀態(tài)實現(xiàn)的。起跳狀態(tài)起跳狀態(tài)調(diào)整后起跳狀態(tài)的次態(tài)調(diào)整后起跳狀態(tài)的次態(tài)需跳過的需跳過的5個個多余狀態(tài)多余狀態(tài)0000000100100

32、0110100100010011S0111011001012S9S8S7S6S5S4S3S15S11001011101011011110111110S12S11S13S14S0S 如果起跳狀態(tài)為如果起跳狀態(tài)為Sa，且需跳過，且需跳過K個狀態(tài)，則個狀態(tài)，則Sa的次態(tài)應(yīng)從的次態(tài)應(yīng)從Sa+1調(diào)整為調(diào)整為Sa+K+1。一般情況下，系統(tǒng)的復(fù)位信號使電路進(jìn)入初態(tài)一般情況下，系統(tǒng)的復(fù)位信號使電路進(jìn)入初態(tài)S0DCBADCBAQQQQCLRCLKRCOENPENT163LS74LDCP“1”3210QQQQ&1RCO11&reset 若電路在某時刻進(jìn)入多余狀態(tài)（無用狀態(tài)），可能若電路在某時刻進(jìn)入

33、多余狀態(tài)（無用狀態(tài)），可能出現(xiàn)三種情況。出現(xiàn)三種情況。1）經(jīng)過有限節(jié)拍，自動進(jìn)入有效狀態(tài)循環(huán)。）經(jīng)過有限節(jié)拍，自動進(jìn)入有效狀態(tài)循環(huán)。2）停在某個無用狀態(tài)不再轉(zhuǎn)換。）停在某個無用狀態(tài)不再轉(zhuǎn)換。3）在無用狀態(tài)中循環(huán)。）在無用狀態(tài)中循環(huán)。2）、）、3）是設(shè)計中要解決的問題）是設(shè)計中要解決的問題例例1的設(shè)計，滿足的設(shè)計，滿足1），為什么？請分析一下。），為什么？請分析一下。反饋電路的設(shè)計反饋電路的設(shè)計 預(yù)置位法預(yù)置位法就是當(dāng)出現(xiàn)起跳狀態(tài)就是當(dāng)出現(xiàn)起跳狀態(tài)Sa時，利用組合時，利用組合邏輯產(chǎn)生預(yù)置位有效電平，反饋接到控制輸入端，在下邏輯產(chǎn)生預(yù)置位有效電平，反饋接到控制輸入端，在下一個時鐘有效沿到來時，使電

34、路進(jìn)入一個時鐘有效沿到來時，使電路進(jìn)入Sa+K+1 狀態(tài)。狀態(tài)。 高有效預(yù)置位電平一般由高有效預(yù)置位電平一般由Sa狀態(tài)中所有的狀態(tài)中所有的“1”相與相與產(chǎn)生；低有效預(yù)置位電平一般由產(chǎn)生；低有效預(yù)置位電平一般由Sa狀態(tài)中所有的狀態(tài)中所有的“1”與與非產(chǎn)生非產(chǎn)生 。 利用單片利用單片74LS163構(gòu)造構(gòu)造 m 16時，可使用時，可使用74LS163級聯(lián)擴展實現(xiàn)。級聯(lián)擴展實現(xiàn)。 思路：利用計數(shù)控制輸入端思路：利用計數(shù)控制輸入端ENT和和ENP、向上進(jìn)位輸、向上進(jìn)位輸出端出端RCO、ENT與與RCO的關(guān)系進(jìn)行級聯(lián)擴展。的關(guān)系進(jìn)行級聯(lián)擴展。CLKENTENPRCO111擴展示意圖擴展示意圖CPCLKEN

35、TENPRCOCLKENTENPRCO123這種級聯(lián)方式的速度較快，體現(xiàn)在：這種級聯(lián)方式的速度較快，體現(xiàn)在：111011111111不等不等1片計到片計到1111，2、3兩片已提前建立兩片已提前建立RCO，一旦一旦1片的片的RCO建立，各片立刻計數(shù)。建立，各片立刻計數(shù)。例例4：分析用：分析用74LS163構(gòu)造的二進(jìn)制計數(shù)器的模。構(gòu)造的二進(jìn)制計數(shù)器的模。解：兩片級聯(lián)（最大模解：兩片級聯(lián)（最大模256），起跳狀態(tài)為），起跳狀態(tài)為 (00101111) 2 (47) 10 ,生成預(yù)置位信號反饋接到生成預(yù)置位信號反饋接到/CLR，跳越次態(tài)，跳越次態(tài)0。 所以，計數(shù)狀態(tài)從所以，計數(shù)狀態(tài)從0、1、2、.、

36、47、0、1、， 模為模為48。DCBADCBAQQQQCLRCLKRCOENPENT163LS74LDCP“1”3210QQQQ&DCBADCBAQQQQCLRCLKRCOENPENT163LS74LD7654QQQQ“1”12例例5：分析用：分析用74LS163構(gòu)造的計數(shù)器的模。構(gòu)造的計數(shù)器的模。DCBADCBAQQQQCLRCLKRCOENPENT163LS74LDCP“1”3210QQQQ&DCBADCBAQQQQCLRCLKRCOENPENT163LS74LD7654QQQQ“1”121&解：解：M1=8，M2=7， M=M1M2=56計數(shù)狀態(tài)計數(shù)狀態(tài):00h

37、 10h 60h 07h 17h 67hmodule counter_M ( clrn, clk, enp, ent, ldn, din, qout, rco ) ; parameter din_width = d6; parameter qout_width = d6; parameter counter_size = d60; input clrn, clk, ent, enp, ldn ; input din_width-1 : 0 din ; output qout_width-1 : 0 qout ; output rco ; reg qout_width-1 : 0 qout ;

38、always ( posedge clk ) begin if ( clrn ) qout = 0 ; else if ( !ldn ) qout = din; else if ( enp & ent=1 ) if ( qout=counter_size-1 ) qout = 0 ;else qout = qout + 1 ; else qout = qout ; end assign rco=(qout=counter_size-1 & ent) ? 1 : 0 ;endmodule基于基于Verilog HDL的任意模數(shù)計數(shù)器？的任意模數(shù)計數(shù)器？參數(shù)化設(shè)計，參數(shù)化設(shè)計，M=

39、60計數(shù)狀態(tài)：計數(shù)狀態(tài)：0 counter_size-1 如何實現(xiàn)？如何實現(xiàn)？din counter_size-1 同時實現(xiàn)？同時實現(xiàn)？模模60計數(shù)器在計數(shù)器在Quartus中進(jìn)行功能仿真中進(jìn)行功能仿真在在Quartus中形成參數(shù)化的計數(shù)器模塊中形成參數(shù)化的計數(shù)器模塊調(diào)整參數(shù)設(shè)計一個模調(diào)整參數(shù)設(shè)計一個模100的計數(shù)器：的計數(shù)器：模模100計數(shù)器在計數(shù)器在Quartus中進(jìn)行功能仿真中進(jìn)行功能仿真思考題：思考題：根據(jù)可逆計數(shù)器的狀態(tài)圖，建立根據(jù)可逆計數(shù)器的狀態(tài)圖，建立Verilog HDL模型。模型。000011111101001010100110X / Z0/00/00/01/01/01/00/00/00/00/00/11/11/01/01/01/06.1.4 74LS163的其它應(yīng)用的其它應(yīng)用將將74LS163計數(shù)器用作寄存器計數(shù)器用作寄存器 只要將置數(shù)控制輸只要將置數(shù)控制輸入端入端/LD接接“0”，則當(dāng)，則當(dāng)CLK有效沿到來時，數(shù)有效沿到來時，數(shù)據(jù)輸入端據(jù)輸入端D、C、B、