數(shù)字系統(tǒng)設(shè)計教學(xué)資料-第四章 時序邏輯電路2ppt課件

1、本章目錄本章目錄 不當(dāng)?shù)脑O(shè)計實例不當(dāng)?shù)脑O(shè)計實例 誤用異步復(fù)位誤用異步復(fù)位 誤用門控時鐘誤用門控時鐘 誤用派生時鐘誤用派生時鐘 功耗思索功耗思索 計數(shù)器計數(shù)器 二進制計數(shù)器二進制計數(shù)器 格雷碼計數(shù)器格雷碼計數(shù)器 環(huán)形計數(shù)器環(huán)形計數(shù)器 線性反響移位存放器線性反響移位存放器LFSRLFSR 存放器充任快速暫時存儲存放器充任快速暫時存儲n同步設(shè)計在設(shè)計規(guī)模宏大、復(fù)雜的系統(tǒng)時是最重要的。同步設(shè)計在設(shè)計規(guī)模宏大、復(fù)雜的系統(tǒng)時是最重要的。n在過去，一些非同步的設(shè)計實際被用來節(jié)約芯片和面積在過去，一些非同步的設(shè)計實際被用來節(jié)約芯片和面積n濫用異步復(fù)位濫用異步復(fù)位n濫用門控時鐘濫用門控時鐘n濫用派生時鐘濫用派生

2、時鐘時序電路設(shè)計：實際時序電路設(shè)計：實際n原那么：在存放器正常任務(wù)的時候，不要用復(fù)位信號來清空存原那么：在存放器正常任務(wù)的時候，不要用復(fù)位信號來清空存放器。放器。n這里有一個不太適用的這里有一個不太適用的10進制計數(shù)器例子，當(dāng)計數(shù)值到達(dá)進制計數(shù)器例子，當(dāng)計數(shù)值到達(dá)“1010時，立刻清空計數(shù)器。時，立刻清空計數(shù)器。誤用異步復(fù)位誤用異步復(fù)位誤用異步復(fù)位誤用異步復(fù)位library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity mod10_counter isport( clk, reset: in std_logic

3、; q: out std_logic_vector(3 downto 0) );end mod10_counter;architecture poor_async_arch of mod10_counter issignal r_reg: unsigned(3 downto 0);signal r_next: unsigned(3 downto 0);signal async_clr: std_logic; begin - registerprocess(clk, async_clr)beginif (async_clr = 1) then r_reg 0);elsif (clkevent a

4、nd clk = 1) then r_reg = r_next;end if;end process;- asynchronous clear async_clr = 1 when (reset=1 or r_reg=1010)else 0;- next state and output logic r_next = r_reg + 1; q = std_logic_vector(r_reg);end poor_async_arch;n問題所在：問題所在：n從從“1001到到“0000的跳轉(zhuǎn)時，經(jīng)過了的跳轉(zhuǎn)時，經(jīng)過了“1010形狀如時序形狀如時序圖所示。圖所示。n在驅(qū)動在驅(qū)動aync_clr信

5、號的組合邏輯中，恣意的毛刺都會復(fù)位計數(shù)信號的組合邏輯中，恣意的毛刺都會復(fù)位計數(shù)器器n不能運用時序分析來決議最大的時鐘頻率不能運用時序分析來決議最大的時鐘頻率誤用異步復(fù)位誤用異步復(fù)位因此，異步復(fù)位信因此，異步復(fù)位信號只能在上電初始號只能在上電初始化的時候運用！化的時候運用！n補救方法：同步載入補救方法：同步載入“0000。誤用異步復(fù)位誤用異步復(fù)位architecture two_seg_arch of mod10_counter issignal r_reg: unsigned(3 downto 0);signal r_next: unsigned(3 downto 0); begin - re

6、gisterprocess(clk, reset)beginif (reset = 1) then r_reg 0);elsif (clkevent and clk = 1) then r_reg = r_next;end if;end process; - next-state logic r_next 0) when r_reg = 9 else r_reg + 1; - output logic q = std_logic_vector(r_reg);end two_seg_arch;n原那么：不能插入邏輯例如與門來阻止時鐘更新存放器的原那么：不能插入邏輯例如與門來阻止時鐘更新存放器的值

7、值n時鐘樹是一種特殊的設(shè)計構(gòu)造，不能被外部干涉。時鐘樹是一種特殊的設(shè)計構(gòu)造，不能被外部干涉。n思索一個帶有使能信號的計數(shù)器，一種實現(xiàn)使能的方法是和思索一個帶有使能信號的計數(shù)器，一種實現(xiàn)使能的方法是和clk信號相與，如以下圖所示。信號相與，如以下圖所示。誤用門控時鐘誤用門控時鐘運用門控時鐘來禁用觸發(fā)器n存在的問題：存在的問題：nen不能改動不能改動clk，有能夠僅僅是減少觸發(fā)器時鐘的時鐘脈沖寬，有能夠僅僅是減少觸發(fā)器時鐘的時鐘脈沖寬度。度。n假設(shè)假設(shè)en易受毛刺影響，計數(shù)器能夠會比料想的計數(shù)要多。易受毛刺影響，計數(shù)器能夠會比料想的計數(shù)要多。n由于時鐘途徑里面存在與門，會影響分布時鐘樹的構(gòu)建和分析

8、由于時鐘途徑里面存在與門，會影響分布時鐘樹的構(gòu)建和分析。誤用門控時鐘誤用門控時鐘n下面給出一種簡單但不適用的處理方法。下面給出一種簡單但不適用的處理方法。誤用門控時鐘誤用門控時鐘library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity binary_counter isport( clk, reset: in std_logic; en: in std_logic; q: out std_logic_vector(3 downto 0) );end binary_counter;architecture g

9、ated_clk_arch of binary_counter issignal r_reg: unsigned(3 downto 0);signal r_next: unsigned(3 downto 0);signal gated_clk: std_logic; begin - registerprocess(gated_clk, reset)beginif (reset = 1) then r_reg 0);elsif (gated_clkevent and gated_clk = 1) then r_reg = r_next;end if;end process; - gated cl

10、ock - poor design practice gated_clk = clk and en; - next-state and output logic r_next = r_reg + 1; q = std_logic_vector(r_reg);end gated_clk_arch;誤用門控時鐘誤用門控時鐘architecture two_seg_arch of binary_counter issignal r_reg: unsigned(3 downto 0);signal r_next: unsigned(3 downto 0); begin - registerproces

11、s(clk, reset)beginif (reset = 1) then r_reg 0);elsif (clkevent and clk = 1) then r_reg = r_next;end if;end process; - next-state logic r_next = r_reg + 1 when en = 1 else r_reg; - output logic q = std_logic_vector(r_reg);end two_seg_arch;n下面給出一種更好的處理方法。下面給出一種更好的處理方法。n存在的問題：存在的問題：n子系統(tǒng)能夠會運轉(zhuǎn)在不同的時鐘頻率。子系

12、統(tǒng)能夠會運轉(zhuǎn)在不同的時鐘頻率。誤用派生時鐘誤用派生時鐘n原那么：不要為一個慢的子系統(tǒng)派生一個慢的時鐘原那么：不要為一個慢的子系統(tǒng)派生一個慢的時鐘n左圖的問題在于這個系統(tǒng)不再同步了。派生時鐘會添加時序分左圖的問題在于這個系統(tǒng)不再同步了。派生時鐘會添加時序分析的復(fù)雜度，致使我們不能再用前面簡單的方法來分析了，我析的復(fù)雜度，致使我們不能再用前面簡單的方法來分析了，我們必需把它視為兩個不同頻率和相位的時鐘系統(tǒng)。們必需把它視為兩個不同頻率和相位的時鐘系統(tǒng)。n思索一個實現(xiàn)思索一個實現(xiàn)“秒和分的計數(shù)器功能的設(shè)計，假設(shè)它的輸入時鐘為秒和分的計數(shù)器功能的設(shè)計，假設(shè)它的輸入時鐘為1MHz。誤用派生時鐘誤用派生時鐘

13、n一個運用派生時鐘的設(shè)計例子如下：一個運用派生時鐘的設(shè)計例子如下：誤用派生時鐘誤用派生時鐘library ieee;use ieee.std_logic_1164.cb;use ieee.numeric_std.all;entity timer isport( clk, reset: in std_logic; sec,min: out std_logic_vector(5 downto 0) );end timer;architecture multi_clock_arch of timer issignal r_reg: unsigned(19 downto 0);signal r_nex

14、t: unsigned(19 downto 0);signal s_reg, m_reg: unsigned(5 downto 0);signal s_next, m_next: unsigned(5 downto 0);signal sclk, mclk: std_logic; begin - registerprocess(clk, reset)beginif (reset = 1) then r_reg 0);elsif (clkevent and clk = 1) then r_reg = r_next;end if;end process; - next-state logic r_

15、next 0) when r_reg = 999999 else r_reg + 1; - output logic - clock has 50% duty cycle sclk = 0 when r_reg 500000 else 1;n一個運用派生時鐘的設(shè)計例子如下續(xù)一個運用派生時鐘的設(shè)計例子如下續(xù)誤用派生時鐘誤用派生時鐘 - second dividerprocess(sclk, reset)beginif (reset = 1) then s_reg 0);elsif (sclkevent and sclk=1) then s_reg = s_next;end if;end proc

16、ess; - next-state logic s_next 0) when s_reg = 59 else s_reg + 1; - output logic (50% duty cycle) mclk = 0 when s_reg 30 else 1; sec = std_logic_vector(s_reg); - minute dividerprocess(mclk, reset)beginif (reset = 1) then m_reg 0);elsif (mclkevent and mclk = 1) then m_reg = m_next;end if;end process;

17、 - next-state logic m_next 0) when m_reg = 59 else m_reg + 1; - output logic min = std_logic_vector(m_reg);end multi_clock_arch;n一種更好的運用同步一種更好的運用同步1個時鐘脈沖的方法個時鐘脈沖的方法誤用派生時鐘誤用派生時鐘architecture single_clock_arch of timer issignal r_reg: unsigned(19 downto 0);signal r_next: unsigned(19 downto 0);signal s_

18、reg, m_reg: unsigned(5 downto 0);signal s_next, m_next: unsigned(5 downto 0);signal s_en, m_en: std_logic; begin - registerprocess(clk, reset)beginif (reset = 1) then r_reg 0); s_reg 0); m_reg 0);elsif (clkevent and clk = 1) then r_reg = r_next; s_reg = s_next; m_reg = m_next;end if;end process; - n

19、ext-state/output logic for mod-1000000 counter r_next 0) when r_reg = 999999 else r_reg + 1; s_en = 1 when r_reg = 500000 else 0;n一種更好的運用同步一種更好的運用同步1個時鐘脈沖的方法續(xù)個時鐘脈沖的方法續(xù)誤用派生時鐘誤用派生時鐘 - next state logic/output logic for second divider s_next 0) when (s_reg = 59 and s_en = 1) else s_reg + 1 when s_en = 1

20、 else s_reg; m_en = 1 when s_reg = 30 and s_en = 1 else 0; - next-state logic for minute divider m_next 0) when (m_reg = 59 and m_en = 1) else m_reg + 1 when m_en = 1 else m_reg; - output logic sec = std_logic_vector(s_reg); min = std_logic_vector(m_reg);end single_clock_arch;n功耗如今曾經(jīng)成為一個主要的設(shè)計準(zhǔn)那么功耗如今

21、曾經(jīng)成為一個主要的設(shè)計準(zhǔn)那么n在在CMOS工藝中，高時鐘頻率隱含著高速的開關(guān)頻率，高速的工藝中，高時鐘頻率隱含著高速的開關(guān)頻率，高速的開關(guān)頻率令動態(tài)功耗添加。開關(guān)頻率令動態(tài)功耗添加。n對時鐘進展操作會減少開關(guān)轉(zhuǎn)換的頻率，但這個不能在存放器對時鐘進展操作會減少開關(guān)轉(zhuǎn)換的頻率，但這個不能在存放器傳輸層實現(xiàn)。傳輸層實現(xiàn)。n恰當(dāng)?shù)牧鞒倘缦拢呵‘?dāng)?shù)牧鞒倘缦拢簄設(shè)計、綜合、驗證常規(guī)的同步子系統(tǒng)。設(shè)計、綜合、驗證常規(guī)的同步子系統(tǒng)。n運用特殊的電路例如鎖相環(huán)來獲得派生時鐘運用特殊的電路例如鎖相環(huán)來獲得派生時鐘n運用運用“功耗優(yōu)化的軟件工具在一些存放器上加上門控時鐘功耗優(yōu)化的軟件工具在一些存放器上加上門控時鐘功

22、耗思索功耗思索n計數(shù)器會按照一系列的方式不斷反復(fù)其內(nèi)部形狀計數(shù)器會按照一系列的方式不斷反復(fù)其內(nèi)部形狀n二進制計數(shù)器二進制計數(shù)器n格雷碼計數(shù)器格雷碼計數(shù)器n環(huán)形計數(shù)器環(huán)形計數(shù)器n線性反響移位存放器線性反響移位存放器LFSRnBCD碼計數(shù)器碼計數(shù)器計數(shù)器計數(shù)器n形狀會根據(jù)二進制計數(shù)序列來改動形狀會根據(jù)二進制計數(shù)序列來改動n運用一個自增器來實現(xiàn)下一個形狀運用一個自增器來實現(xiàn)下一個形狀二進制計數(shù)器二進制計數(shù)器n每一次形狀的變換，僅僅改動其中的一位每一次形狀的變換，僅僅改動其中的一位n運用一個格雷碼自增器運用一個格雷碼自增器格雷碼計數(shù)器格雷碼計數(shù)器十進制數(shù)十進制數(shù)自然二進制數(shù)自然二進制數(shù)格雷碼格雷碼00

23、0000000100010001200100011300110010401000110501010111601100101701110100810001100910011101101010111111101111101211001010131101101114111010011511111000library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity gray_counter4 isport( clk, reset: in std_logic; q: out std_logic_vector(3 downt

24、o 0) );end gray_counter4;architecture arch of gray_counter4 isconstant WIDTH: natural := 4;signal g_reg: unsigned(WIDTH-1 downto 0);signal g_next, b, b1: unsigned(WIDTH-1 downto 0); begin - registerprocess(clk, reset)beginif (reset = 1) then g_reg 0);elsif (clkevent and clk = 1) cb g_reg = g_next;en

25、d if;end process; - next-state logic - gray to binary b = g_reg xor (0 & b(WIDTH-1 downto 1); b1 = b+1; - increment - binary to gray g_next = b1 xor (0 & b1(WIDTH-1 downto 1); - output logic q = std_logic_vector(g_reg);end arch;格雷碼計數(shù)器格雷碼計數(shù)器n循環(huán)挪動單個循環(huán)挪動單個1，例如，例如4位的環(huán)形計數(shù)器：位的環(huán)形計數(shù)器：n“1000 “0100 “0010 “000

26、1環(huán)形計數(shù)器環(huán)形計數(shù)器nN位的存放器就有位的存放器就有N個方式，輸出也是個方式，輸出也是N個相位的信號。個相位的信號。n在自我錯誤修復(fù)的設(shè)計中，在自我錯誤修復(fù)的設(shè)計中，“0001在初始化的時候被插入在初始化的時候被插入library ieee;use ieee.std_logic_1164.all;entity ring_counter isport( clk, reset: in std_logic; q: out std_logic_vector(3 downto 0) );end ring_counter;architecture reset_arch of ring_counter i

27、sconstant WIDTH: natural := 4;signal r_reg: std_logic_vector(WIDTH-1 downto 0);signal r_next: std_logic_vector(WIDTH-1 downto 0); begin - registerprocess(clk, reset)beginif (reset = 1) then r_reg 1, others = 0);elsif (clkevent and clk = 1) then r_reg = r_next;end if;end process; - next-state logic r

28、_next = r_reg(0) & r_reg(WIDTH-1 downto 1); - output logic q = r_reg;end reset_arch;環(huán)形計數(shù)器環(huán)形計數(shù)器n在自我錯誤修復(fù)的設(shè)計中，必需保證一個在自我錯誤修復(fù)的設(shè)計中，必需保證一個“1總是在環(huán)形中循總是在環(huán)形中循環(huán)?？梢赃@樣實現(xiàn)：檢測高環(huán)?？梢赃@樣實現(xiàn)：檢測高3位，假設(shè)高位，假設(shè)高3位為位為“000，那么利，那么利用組合邏輯在它的最低位插入一個用組合邏輯在它的最低位插入一個“1 。環(huán)形計數(shù)器環(huán)形計數(shù)器architecture self_correct_arch of ring_counter isconstant

29、 WIDTH: natural := 4;signal r_reg, r_next: std_logic_vector(WIDTH-1 downto 0);signal s_in: std_logic; begin - registerprocess(clk, reset)beginif (reset = 1) then- no special input pattern is needed in this version- since the 1 is not circulated - its generated r_reg 0);elsif (clkevent and clk = 1) t

30、hen r_reg = r_next;end if;end process; - next-state logics_in = 1 when r_reg(WIDTH-1 downto 1) = 000 else 0; r_next = s_in & r_reg(WIDTH-1 downto 1); - output logic q = r_reg;end self_correct_arch;nLFSR是一個帶有決議下一系列輸入值的異或是一個帶有決議下一系列輸入值的異或XOR反響網(wǎng)反響網(wǎng)絡(luò)移位存放器絡(luò)移位存放器n僅有一部分的存放器的位被用來進展異或操作，假設(shè)位的選擇僅有一部分的存放器的位被用來進

31、展異或操作，假設(shè)位的選擇恰當(dāng)，恰當(dāng)，N位的存放器組成的位的存放器組成的LFSR可以設(shè)計為可以設(shè)計為2n-1個形狀循環(huán)個形狀循環(huán)。n下面是一個下面是一個4位的位的LFSR。線性反響移位存放器線性反響移位存放器LFSRLFSR“1000 “0100 “0010 “1001“1100 “0110 “1011 “0101“1010 “1101 “1110 “1111“0111 “0011 “0001需求留意的是需求留意的是“0000并沒并沒有包含其中，有包含其中，假設(shè)出現(xiàn)了，假設(shè)出現(xiàn)了，那么那么LFSR會會被阻塞被阻塞nLFSR的特性來源于有限域的實際的特性來源于有限域的實際n由于反響表達(dá)式用由于反響

32、表達(dá)式用AND和和XOR操作來表示，所以運用線性項操作來表示，所以運用線性項定義一個線性代數(shù)系統(tǒng)。定義一個線性代數(shù)系統(tǒng)。n除了除了“2n-1個形狀的性質(zhì)之外，個形狀的性質(zhì)之外，LFSR還具有以下性質(zhì)：還具有以下性質(zhì)：n對于恣意對于恣意n，反響網(wǎng)絡(luò)都會生成最大的形狀數(shù)目。，反響網(wǎng)絡(luò)都會生成最大的形狀數(shù)目。n輸出的序列是偽隨機的，存在一定的統(tǒng)計特性和隨機特性輸出的序列是偽隨機的，存在一定的統(tǒng)計特性和隨機特性線性反響移位存放器線性反響移位存放器LFSRLFSRnLFSR的運用的運用n偽隨機序列：用于測試數(shù)據(jù)的編碼和解碼偽隨機序列：用于測試數(shù)據(jù)的編碼和解碼n簡單的簡單的“next-state logi

33、c計數(shù)器計數(shù)器n例如，一個例如，一個128位的位的LFSR運用運用3個個XOR門可以產(chǎn)生門可以產(chǎn)生2128-1種方種方式，對于一個式，對于一個100GHz的系統(tǒng)，需求的系統(tǒng)，需求1012年的時間年的時間線性反響移位存放器線性反響移位存放器LFSRLFSRlibrary ieee;use ieee.std_logic_1164.all;entity lfsr4 isport( clk, reset: in std_logic; q: out std_logic_vector(3 downto 0) );end lfsr4;architecture no_zero_arch of lfsr4 is

34、signal r_reg, r_next: std_logic_vector(3 downto 0);signal fb: std_logic;constant SEED: std_logic_vector(3 downto 0):=0001; begin - registerprocess(clk, reset)beginif (reset = 1) then r_reg = SEED;elsif (clkevent and clk = 1) then r_reg = r_next;end if;end process; - next-state logic fb = r_reg(1) xo

35、r r_reg(0); r_next = fb & r_reg(3 downto 1); - output logic q = r_reg;end no_zero_arch;線性反響移位存放器線性反響移位存放器LFSRLFSRn下面將利用二進制計數(shù)器來實現(xiàn)下面將利用二進制計數(shù)器來實現(xiàn)PWM調(diào)制。調(diào)制。n脈寬調(diào)試脈寬調(diào)試PWMn占空比：信號有效所占的時間百分比占空比：信號有效所占的時間百分比計數(shù)器運用例子計數(shù)器運用例子nPWM運用一個信號運用一個信號w來表示占空比：來表示占空比：n當(dāng)當(dāng)w不為不為“0000時，占空比為時，占空比為w/16n當(dāng)當(dāng)w為為“0000時，占空比為時，占空比為16/16計數(shù)

36、器運用例子計數(shù)器運用例子library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity pwm isport( clk, reset: in std_logic; w: in std_logic_vector(3 downto 0); pwm_pulse: out std_logic );end pwm;architecture two_seg_arch of pwm issignal r_reg: unsigned(3 downto 0);signal r_next: unsigned(3 downto 0);

37、signal buf_reg: std_logic;signal buf_next: std_logic; begin - register & output bufferprocess(clk, reset)beginif (reset = 1) then r_reg 0); buf_reg = 0;elsif (clkevent and clk = 1) then r_reg = r_next; buf_reg = buf_next;end if;end process;- next-state logic r_next = r_reg + 1;- output logic buf_nex

38、t = 1 when (r_regunsigned(w) or (w=0000) else 0;- buffered to remove glitches pwm_pulse = buf_reg;end two_seg_arch;n存放器由于體積太大而不能作為大存儲空間。而存放器由于體積太大而不能作為大存儲空間。而RAM由于由于其體積較小，更適宜用來作為較大的存儲空間。其體積較小，更適宜用來作為較大的存儲空間。n存放器在數(shù)字系統(tǒng)中，通常用來構(gòu)建小而快速的暫時存儲空存放器在數(shù)字系統(tǒng)中，通常用來構(gòu)建小而快速的暫時存儲空間，例如：間，例如：n存放器文件存放器文件存放器充任快速暫時存儲存放器充任快速暫

39、時存儲n存放器文件存放器文件n存放器以一維陳列存放器以一維陳列n每個存放器以地址作為標(biāo)識每個存放器以地址作為標(biāo)識n通常有一個寫入端口帶有使能信號和兩個或者更多的讀通常有一個寫入端口帶有使能信號和兩個或者更多的讀取端口取端口存放器文件存放器文件n作為例子，以下圖為一個帶有作為例子，以下圖為一個帶有1個寫入端口，兩個讀取端口個寫入端口，兩個讀取端口的的4字大小的存放器文件字大小的存放器文件存放器文件存放器文件n譯碼器譯碼器decoder用來分配使能信號，選擇器用來分配使能信號，選擇器Mux用來選擇用來選擇輸出的數(shù)據(jù)。輸出的數(shù)據(jù)。存放器文件存放器文件n譯碼器電路的任務(wù)方式如下：譯碼器電路的任務(wù)方式如

40、下：n當(dāng)當(dāng)wr_en=0時，輸出時，輸出“0000n當(dāng)當(dāng)wr_en=1時，根據(jù)時，根據(jù)w_addr的值使某一位有效的值使某一位有效library ieee;use ieee.std_logic_1164.all;entity reg_file isport( clk, reset: in std_logic; wr_en: in std_logic; w_addr: in std_logic_vector(1 downto 0); w_data: in std_logic_vector(15 downto 0);r_addr0, r_addr1: in std_logic_vector(1 downto 0); r_data0, r_data1: out std_logic_vector(15 downto 0);end reg_file;architecture no_loop_arch of reg_file isconstant W: natural := 2; - # of bits in addressconstant B: natural := 16; - # of bits in datatype reg_f