EDA技術(shù)試習(xí)題庫(kù)

1、EDA試題庫(kù)建設(shè)70%基礎(chǔ)題，20%中檔題，10%提高題（試題容量：20套試卷，其中每套試題填空題10空（每空2分），選擇題10題（每題2分），簡(jiǎn)答題4題（每題5分），分析題2題（每題10分），設(shè)計(jì)題2題（每題10分）?；A(chǔ)題部分填空題（140空）1一般把EDA技術(shù)的發(fā)展分為（CAD）、（CAE）和（EDA）三個(gè)階段。 2EDA設(shè)計(jì)流程包括 （設(shè)計(jì)準(zhǔn)備） 、（設(shè)計(jì)輸入）、 （設(shè)計(jì)處理） 和（器件編程） 四個(gè)步驟。 3時(shí)序仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件并完成布局、布線(xiàn)之后進(jìn)行的時(shí)序關(guān)系仿真,因此又稱(chēng)為 （功能仿真）。 4VHDL的數(shù)據(jù)對(duì)象包括 （變量） 、（常量） 和 （信號(hào)），它們是用

2、來(lái)存放各種類(lèi)型數(shù)據(jù)的容器。 5圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò)（仿真），檢查設(shè)計(jì)文件是否正確。 6以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下載到（FPGA）或者（CPLD）芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。 7MAX+PLUS的文本文件類(lèi)型是（.VHD） 。 8在PC上利用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在（根目錄）下進(jìn)行，必須在根目錄為設(shè)計(jì)建立一個(gè)工程目錄。 9VHDL源程序的文件名應(yīng)與（實(shí)體名）相同，否則無(wú)法通過(guò)編譯。10.常用 EDA 的設(shè)計(jì)輸入方式包括（文本輸入方式）、（圖形輸入方式）、（波形輸入方式） 。 11.在 VHDL 程序中，（實(shí)體）和（結(jié)構(gòu)體）是兩個(gè)必須的基本部分。 12.將硬件

3、描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱(chēng)為 （HDL 綜合器）。 13、VHDL 的數(shù)據(jù)對(duì)象分為（常量）、（變量）和（信號(hào)）3 類(lèi)。 14、VHDL 的 操作 符 包括 （算術(shù) 運(yùn)算 符 ）和 （符號(hào)運(yùn)算符） 。15、常用硬件描述語(yǔ)言有（Verilog HDL）、（AHDL）以及（VHDL）。 16、VHDL基本語(yǔ)句有（順序語(yǔ)句）、 （并行語(yǔ)句）和屬性自定義語(yǔ)句。 17、VHDL 同或邏輯操作符是 （XNOR） 。 18、原理圖文件類(lèi)型后綴名是（.GDF），Verilog HDL語(yǔ)言文本文件類(lèi)型的后綴名是（.V ）。 19、十六進(jìn)制數(shù)16#E#E1對(duì)應(yīng)的十進(jìn)制數(shù)值是（224）。 20、一個(gè)完整的

4、VHDL程序應(yīng)包含三個(gè)基本部分，即庫(kù)文件說(shuō)明、（程序包應(yīng)用說(shuō)明）和（實(shí)體和結(jié)構(gòu)體說(shuō)明）。 21、VHDL 不等于關(guān)系運(yùn)算符是 （ /= ） 。 22、STD_LOGIC_1164程序包是 （IEEE ） 庫(kù)中最常用的程序包。 23文本輸入是指采用（硬件描述語(yǔ)言） 進(jìn)行電路設(shè)計(jì)的方式。24當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言包括（vhdl） 和 （verilog） 。25采用PLD進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于（芯片）的設(shè)計(jì)或稱(chēng)之為（自底向上） 的設(shè)計(jì)。26硬件描述語(yǔ)言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了更新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用的并稱(chēng)之為（自頂向下）的設(shè)計(jì)法。27.EDA工具大

5、致可以分為（設(shè)計(jì)輸入編輯器） 、（仿真器） 、 （hdl綜合器） 、 （適配器） 以及 （下載器） 等5個(gè)模塊。28將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱(chēng)為（綜合器） 。29用MAX+plusII輸入法設(shè)計(jì)的文件不能直接保存在（根目錄）上，因此設(shè)計(jì)者在進(jìn)入設(shè)計(jì)之前，應(yīng)當(dāng)在計(jì)算機(jī)中建立保存設(shè)計(jì)文件的（工程） 。30.若在MAX+plusII集成環(huán)境下，執(zhí)行原理圖輸入設(shè)計(jì)方法，應(yīng)選擇（block diagram/Schematic）命令方式。31若在MAX+plusII集成環(huán)境下，執(zhí)行文本輸入設(shè)計(jì)方法，應(yīng)選擇（.vhd） 方式。32maxplus2max2libprim是MAX+plusII

6、 （基本） 元件庫(kù)，其中包括（門(mén)電路）、（觸發(fā)器）、（電源）、（輸入）、（輸出）等元件。33maxplus2max2libmf是 函數(shù) 元件庫(kù)，包括（加法器）、（編碼器）、（譯碼器）、（數(shù)據(jù)選擇器數(shù)據(jù)）、（移位寄存器）等74系列器件。34圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò)（編譯） ，檢查設(shè)計(jì)文件是否正確。35在MAX+plusII集成環(huán)境下可以執(zhí)行（生成元件） 命令，為通過(guò)編譯的圖形文件產(chǎn)生一個(gè)元件符號(hào)。這個(gè)元件符號(hào)可以被用于其他的圖形文件設(shè)計(jì) ，以實(shí)現(xiàn)（多層次）的系統(tǒng)電路設(shè)計(jì)。36.執(zhí)行MAX+p1us Il的“Timlng Analyzer”命令，可以 設(shè)計(jì)電路輸入與輸出波形間的（延時(shí)量）。37

7、.指定設(shè)計(jì)電路的輸入輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過(guò)程稱(chēng)為（端口映射） 。38MAX+plusII的波形文件類(lèi)型是（.swf） 。39層次化設(shè)計(jì)是將一個(gè)大的設(shè)計(jì)項(xiàng)目分解為若干個(gè)(子項(xiàng)目)或者若干個(gè)(層次)來(lái)完成的。先從(頂層)的電路設(shè)計(jì)開(kāi)始，然后在(頂層) 的設(shè)計(jì)中逐級(jí)調(diào)用（底層） 的設(shè)計(jì)結(jié)果，直至實(shí)現(xiàn)系統(tǒng)電路的設(shè)計(jì)。40. 一個(gè)項(xiàng)目的輸入輸出端口是定義在（實(shí)體中）中。41. 描述項(xiàng)目具有邏輯功能的是（結(jié)構(gòu)體） 。42. 關(guān)鍵字ARCHITECTURE定義的是 （結(jié)構(gòu)體） 。43. 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫(xiě)（不敏感）。 44. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符必須以（英文

8、字母）開(kāi)頭。 45.VHDL語(yǔ)言中變量定義的位置是（結(jié)構(gòu)體中特定位置 ）。 46. VHDL語(yǔ)言中信號(hào)定義的位置是（結(jié)構(gòu)體中特定位置）。 47. 變量賦值號(hào)是( := ),信號(hào)賦值號(hào)是( <= )。48IF語(yǔ)句屬于（順序）語(yǔ)句。49LOOP語(yǔ)句屬于（順序）語(yǔ)句。50PROCESS語(yǔ)句屬于（并行）語(yǔ)句。51CASE語(yǔ)句屬于（順序）語(yǔ)句。52. EDA的中文含義是（電子設(shè)計(jì)自動(dòng)化）。 53可編程邏輯器件的英文簡(jiǎn)稱(chēng)是（PLD）。 54. 現(xiàn)場(chǎng)可編程門(mén)陣列的英文簡(jiǎn)稱(chēng)是（FPGA）。55.在EDA中，ISP的中文含義是（在系統(tǒng)編程）。56. EPF10K20TC144-4具有（144）個(gè)管腳。57

9、. MAXPLUSII中原理圖的后綴是（.GDF）。 58. VHDL語(yǔ)言共支持四種常用庫(kù)，其中（WORK）庫(kù)是用戶(hù)的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)。59. 在EDA工具中，能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱(chēng)為（綜合器）。60. 在VHDL的CASE語(yǔ)句中，條件句中的“=>”不是操作符號(hào)，它只相當(dāng)與（THEN）作用。61. assign>pin/location chip命令是MAXPLUSII軟件中（引腳鎖定）的命令。62. 在VHDL中,可以用語(yǔ)句（clock event and clock=0） 表示檢測(cè)clock下降沿。63. 在VHDL中，語(yǔ)句”FOR I IN 0

10、TO 7 LOOP ”定義循環(huán)次數(shù)為（8）次。64. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由（順序）語(yǔ)句組成的。65. 執(zhí)行MAX+PLUSII的（Simulator）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真。66. 執(zhí)行MAX+PLUSII的（Compiler）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行編譯。67. 執(zhí)行MAX+PLUSII的（Programmer）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行下載。68. 在VHDL中，PROCESS本身是（并行）語(yǔ)句。69. 在元件例化語(yǔ)句中，用（ => ）符號(hào)實(shí)現(xiàn)名稱(chēng)映射，將例化元件端口聲明語(yǔ)句中的信號(hào)與PORT MAP中的信號(hào)名關(guān)聯(lián)起來(lái)。70.在MAX+PLUSII集成環(huán)

11、境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是（被高層次電路設(shè)計(jì)調(diào)用）。71.在MAX+PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計(jì)文件是否正確的過(guò)程稱(chēng)為（綜合）。72在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由 （BOOLEAN） 表達(dá)式構(gòu)成。73. 在VHDL中（變量）不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。74.在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)（結(jié)構(gòu)體）。75. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有（9）種邏輯值。76在VHDL中，用語(yǔ)句（clockEVENT

12、AND clock=1 ）表示clock的上升沿。 77、仿真是對(duì)電路設(shè)計(jì)的一種（間接的）檢測(cè)方法。 78. Quartus II中建立設(shè)計(jì)項(xiàng)目的菜單是（ “File”“New Project Wizard” ）。 79.執(zhí)行Quartus II的（ Create Update / Create Symbol Files for Current File ）命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。 80.使用Quartus II的圖形編輯方式輸入的電路原理圖文件必須通過(guò)（編譯）才能進(jìn)行仿真驗(yàn)證 81. Quartus II的波形文件當(dāng)中設(shè)置仿真時(shí)間的命令是（Edit/ Time Bar ）。 8

13、2. 完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（組合邏輯電路）。 83. 描述項(xiàng)目具有邏輯功能的是（結(jié)構(gòu)體）。84protel原理圖設(shè)計(jì)時(shí),按下(Q)鍵可實(shí)現(xiàn)英制和公制的轉(zhuǎn)換。 85在VHDL語(yǔ)言的程序中，注釋使用(-)符號(hào)。86protel原理圖設(shè)計(jì)時(shí),按下(E+M+M鍵)快捷鍵可實(shí)現(xiàn)“移動(dòng)功能”。 87.在放置元器件的過(guò)程按下（TAB ）鍵可以調(diào)出元件屬性對(duì)話(huà)框。 88. 40mil大約等于（ 0.001 ）m。 A、 B、0.001cm C、0.001inch D、0.001mm 89.通常所說(shuō)的幾層板指的是（鉆孔圖層）的層數(shù)。 90.執(zhí)行（Align Top ）命令操作，元器件按頂端對(duì)齊。 9

14、1.執(zhí)行(Align Bottom )命令操作,元器件按底端對(duì)齊. 92.執(zhí)行(Align Left )命令操作,元器件按左端對(duì)齊. 93.執(zhí)行(Align Right )命令操作,元?dú)饧从叶藢?duì)齊. 94.原理圖設(shè)計(jì)時(shí),實(shí)現(xiàn)連接導(dǎo)線(xiàn)應(yīng)選擇(Place/Wire )命令. 95.要打開(kāi)原理圖編輯器,應(yīng)執(zhí)行(Schematic)菜單命令. 96.進(jìn)行原理圖設(shè)計(jì)，必須啟動(dòng)（Schematic ）編輯器。97.使用計(jì)算機(jī)鍵盤(pán)上的（Page Down ）鍵可實(shí)現(xiàn)原理圖圖樣的縮小。 98.往原理圖圖樣上放置元器件前必須先（裝載元器件庫(kù) ）。 99.執(zhí)行（Tools/Preferences ）命令，即可彈

15、出PCB系統(tǒng)參數(shù)設(shè)置對(duì)話(huà)框。 100.在印制電路板的（Keep Out Layer ）層畫(huà)出的封閉多邊形，用于定義印制電路板形狀及尺寸。 101.印制電路板的（ Silkscreen Layers ）層主要用于繪制元器件外形輪廓以及標(biāo)識(shí)元器件標(biāo)號(hào)等。該類(lèi)層共有兩層。 102.在放置元器件封裝過(guò)程中，按（Y）鍵使元器件封裝旋轉(zhuǎn)。 103.在放置元器件封裝過(guò)程中，按（X ）鍵使元器件在水平方向左右翻轉(zhuǎn)。 104.在放置元器件封裝過(guò)程中，按（Y ）鍵使元器件在豎直方向上下翻轉(zhuǎn)。 105.在放置元器件封裝過(guò)程中，按（L ）鍵使元器件封裝從頂層移到底層。 106.在放置導(dǎo)線(xiàn)過(guò)程中，可以按（ Back S

16、pace ）鍵來(lái)取消前段導(dǎo)線(xiàn)。 107.在放置導(dǎo)線(xiàn)過(guò)程中，可以按（Shift+Space ）鍵來(lái)切換布線(xiàn)模式。 108.執(zhí)行（Center Horizontal ）命令操作，元器件按水平中心線(xiàn)對(duì)齊。 109MAX+plus II支持原理圖、（VHDL）、（Verilog）語(yǔ)言及以波形與EDIF等格式的文件，并支持混合設(shè)計(jì)、（功能）仿真和（時(shí)序）仿真。110結(jié)構(gòu)體是用于描述設(shè)計(jì)實(shí)體的（內(nèi)部結(jié)構(gòu)）以及實(shí)體端口間的（邏輯關(guān)系），它不能單獨(dú)存在，必須有一個(gè)界面說(shuō)明即（實(shí)體）。對(duì)具有多個(gè)結(jié)構(gòu)體的實(shí)體，必須用（CONFIGURATION配置）語(yǔ)句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體。111由（已定義的）

17、、（數(shù)據(jù)類(lèi)型不同）的對(duì)象元素構(gòu)成的（數(shù)組）稱(chēng)為記錄類(lèi)型的對(duì)象。（共計(jì)140空）選擇題（140題）1 關(guān)于EDA技術(shù)的設(shè)計(jì)流程，下列順序正確的是 ( A )A 原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測(cè)試B 原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測(cè)試；C 原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測(cè)試；D 原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測(cè)試2 對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，下面說(shuō)法是不正確的（C）A 原理圖輸入設(shè)計(jì)方法直觀(guān)便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C 原理圖輸入設(shè)

18、計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述；D 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。3 Quartus II的設(shè)計(jì)文件不能直接保存在（ B ）。A 系統(tǒng)默認(rèn)路徑 B 硬盤(pán)根目錄 C 項(xiàng)目文件夾 D 用戶(hù)自定義工程目錄4 使用Quartus II工具軟件建立仿真文件，應(yīng)采用（D）方式圖形編輯文本編輯符號(hào)編輯波形編輯5 建立設(shè)計(jì)項(xiàng)目的菜單是（C）“File”®“New ”“Project”®“New Project Wizard”“File”®“New Project Wizard”6 在Quartus II集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（D）仿真編譯綜合被高層

19、次電路設(shè)計(jì)調(diào)用7 仿真是對(duì)電路設(shè)計(jì)的一種（B）檢測(cè)方法直接的間接的同步的異步的8 執(zhí)行Quartus II的（B）命令，可以對(duì)設(shè)計(jì)電路進(jìn)行功能仿真或者時(shí)序仿真Create Default Symbol BStart SimulationCompiler DTiming Analyzer 9 Quartus II的圖形設(shè)計(jì)文件類(lèi)型是（B） . scf . bdf . vhd . v10 Quartus II是（C）高級(jí)語(yǔ)言硬件描述語(yǔ)言EDA工具軟件綜合軟件11 使用Quartus II工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，應(yīng)采用（A）方式模塊/原理圖文件文本編輯符號(hào)編輯波形編輯12 一個(gè)能為VHDL綜合器

20、接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序稱(chēng)為（C）設(shè)計(jì)輸入設(shè)計(jì)輸出設(shè)計(jì)實(shí)體設(shè)計(jì)結(jié)構(gòu)13 VHDL常用的庫(kù)是（A）標(biāo)準(zhǔn)庫(kù)IEEE BSTD WORK PACKAGE14 在VHDL的端口聲明語(yǔ)句中，用（A）聲明端口為輸入方向IN BOUT INOUT BUFFER15 在VHDL的端口聲明語(yǔ)句中，用（B）聲明端口為輸出方向IN BOUT INOUT BUFFER16 在VHDL的端口聲明語(yǔ)句中，用（C）聲明端口為雙向方向IN BOUT INOUT BUFFER17 在VHDL的端口聲明語(yǔ)句中，用（D）聲明端口為具有讀功能的輸出方向IN BOUT INOUT BUFFER18 在VHD

21、L標(biāo)識(shí)符命名規(guī)則中，以（A）開(kāi)頭的標(biāo)識(shí)符是正確的字母數(shù)字漢字下劃線(xiàn)19 在下列標(biāo)識(shí)符中，（ C ）是VHDL合法標(biāo)識(shí)符4h_adde Bh_adde4_ h_adder_4 _h_adde20 在下列標(biāo)識(shí)符中，（ A ）是VHDL錯(cuò)誤的標(biāo)識(shí)符4h_adde Bh_adde4 h_adder_4 h_adde21 VHDL程序中的中間信號(hào)必須在_中定義，變量必須在_中定義（ B ）實(shí)體 進(jìn)程 B結(jié)構(gòu)體 進(jìn)程 進(jìn)程 進(jìn)程 結(jié)構(gòu)體 結(jié)構(gòu)體22 在VHDL中，目標(biāo)變量的賦值符號(hào)是（C）：23 在VHDL中，目標(biāo)信號(hào)的賦值符號(hào)是（D）：24 在VHDL的FOR_LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬

22、于LOO語(yǔ)句的局部變量，（B）事先聲明必須不必其類(lèi)型要其屬性要25 在VHDL的并行語(yǔ)句之前，可以用（C）來(lái)傳送往來(lái)信息變量變量和信號(hào)信號(hào)常量26 在VHDL中，PROCESS結(jié)構(gòu)是由（A）語(yǔ)句組成的順序順序和并行并行任何27 在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于（C）語(yǔ)句并行兼順序順序并行任意28 在元件例化（COMPONENT）語(yǔ)句中，用（D）符號(hào)實(shí)現(xiàn)名稱(chēng)映射，將例化元件端口聲明語(yǔ)句中的信號(hào)名與PORT MAP（）中的信號(hào)名關(guān)聯(lián)起來(lái)：29 把上邊的英文縮略語(yǔ)和下邊的中文意思對(duì)應(yīng)起來(lái)。（1）EDA （2）FPGA （3）SOC （4）CPLD （5）ASIC （6）SRAM

23、（7）ISP （8）VHDL （9）BST （10）IEEE a片上系統(tǒng) b復(fù)雜可編程邏輯器件c現(xiàn)場(chǎng)可編程門(mén)陣列 d靜態(tài)隨機(jī)存取存儲(chǔ)器e在系統(tǒng)可編程 f超高速硬件描述語(yǔ)言g邊界掃描測(cè)試技術(shù) h美國(guó)電子工程師協(xié)會(huì)i電子設(shè)計(jì)自動(dòng)化 j專(zhuān)用集成電30 一個(gè)項(xiàng)目的輸入輸出端口是定義在       A  。A. 實(shí)體中          B. 結(jié)構(gòu)體中   C. 任何位置    

24、0; D. 進(jìn)程體   31 描述項(xiàng)目具有邏輯功能的是      B  。A. 實(shí)體             B. 結(jié)構(gòu)體   C. 配置             D. 進(jìn)程   32 關(guān)鍵字ARCHITECTURE定義

25、的是    A     。A. 結(jié)構(gòu)體          B. 進(jìn)程   C. 實(shí)體             D. 配置   33 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫(xiě)是        D 。

26、 A. 敏感的          B. 只能用小寫(xiě)   C. 只能用大寫(xiě)          D. 不敏感34 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是    A     。 A. 必須以英文字母開(kāi)頭         &

27、#160;       B. 可以使用漢字開(kāi)頭   C. 可以使用數(shù)字開(kāi)頭             D. 任何字符都可以   35 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是     A    。 A. a_2_3       

28、            B. a_2    C. 2_2_a                   D. 2a   36 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是   C      。&

29、#160;A. a_1_in                  B. a_in_2    C. 2_a                      D. asd_1 37 變量和信號(hào)的描述正確的是

30、60;   A     。 A. 變量賦值號(hào)是:=   B. 信號(hào)賦值號(hào)是:=   C. 變量賦值號(hào)是<=   D. 二者沒(méi)有區(qū)別   38 下面數(shù)據(jù)中屬于實(shí)數(shù)的是    A     。 A. 4.2           &

31、#160;    B. 3    C. 1                  D. “11011”    STD_LOGIG_1164中定義的高阻是字符   D      。A. X       &#

32、160;                 B. x    C. z                          D. Z   39 S

33、TD_LOGIG_1164中字符H定義的是        A 。 A. 弱信號(hào)1              B. 弱信號(hào)0    C. 沒(méi)有這個(gè)定義      D. 初始值  40 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是  &#

34、160;     B 。A. 0            B. 1            C. 2                D. 不確定   41 不屬于順序語(yǔ)句的是 

35、;  C      。 A. IF語(yǔ)句                       B. LOOP語(yǔ)句    C. PROCESS語(yǔ)句           D. CASE語(yǔ)句 &#

36、160; 42 EDA的中文含義是        A 。 A. 電子設(shè)計(jì)自動(dòng)化                 B. 計(jì)算機(jī)輔助計(jì)算   C. 計(jì)算機(jī)輔助教學(xué)              &#

37、160;  D. 計(jì)算機(jī)輔助制造   43 可編程邏輯器件的英文簡(jiǎn)稱(chēng)是      D  。  A. FPGA                   B. PLA   C. PAL         

38、60;           D. PLD   44 現(xiàn)場(chǎng)可編程門(mén)陣列的英文簡(jiǎn)稱(chēng)是     A    。A. FPGA                   B. PLA    C. PAL&#

39、160;                    D. PLD   45 在EDA中，IP的中文含義是      D   。  A. 網(wǎng)絡(luò)供應(yīng)商          B. 在系統(tǒng)編程  

40、0; C. 沒(méi)有特定意義      D. 知識(shí)產(chǎn)權(quán)核46 EPF10K30TC144-4具有多少個(gè)管腳        A  。A. 144個(gè)                  B. 84個(gè)   C. 15個(gè)       

41、            D. 不確定    Quartus II是哪個(gè)公司的軟件    A     。 A. ALTERA        B. ATMEL    C. LATTICE      D. XILINX 

42、60; 47 VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶(hù)的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)：   D      。 A.IEEE庫(kù)            B.VITAL庫(kù) C.STD庫(kù)             D.WORK工作庫(kù)48 下列語(yǔ)句中，不屬于并行語(yǔ)句的是：B

43、0;        。   A.進(jìn)程語(yǔ)句          B.CASE語(yǔ)句 C.元件例化語(yǔ)句      D.WHENELSE語(yǔ)句49 下列關(guān)于變量的說(shuō)法正確的是     A    。A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)

44、延時(shí)。C. 在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名<= 表達(dá)式。50 VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述     B  。A器件外部特性B器件的內(nèi)部功能C器件的綜合約束E 器件外部特性與內(nèi)部功能51 在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用 C       符號(hào)。A. =：      B. = &

45、#160;  C. ：=       D. <=52 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類(lèi)型中是用 B     表示的。A 小寫(xiě)字母和數(shù)字         B. 大寫(xiě)字母數(shù)字   C.  大或小寫(xiě)字母和數(shù)字 D.  全部是數(shù)字 53 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 

46、 C       種邏輯值。A 2                         B. 3             C. 9      &

47、#160;                      D.  8 54. 在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于 C 語(yǔ)句。A 并行和順序 B. 順序 C. 并行 D. 不存在的55.在Quartus II中，新建時(shí)序波形文件時(shí)應(yīng)選擇 D （A）Editor file （B）Graphic Editor file （C）Text Editor file

48、（D）Vector waveform file 56. 描述項(xiàng)目具有邏輯功能的是 B 。 A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 57. 關(guān)鍵字ARCHITECTURE定義的是 A 。A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實(shí)體 D. 配置 58. 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫(xiě)是 D 。 A. 敏感的 B. 只能用小寫(xiě) C. 只能用大寫(xiě) D. 不敏感 59. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 A 。 A. 必須以英文字母開(kāi)頭 B.可以使用漢字開(kāi)頭 C.可以使用數(shù)字開(kāi)頭 D.任何字符都可以 60. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 B 。 A. 下

49、劃線(xiàn)可以連用 B. 下劃線(xiàn)不能連用 C. 不能使用下劃線(xiàn) D. 可以使用任何字符 61. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. A_2 B. A+2 C. 2A D. 2262. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 63. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 64. VHDL語(yǔ)言中變量定義的位置是 D 。 A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 65. VHDL語(yǔ)言中信號(hào)定義的位置是 D

50、。 A. 實(shí)體中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置D. 結(jié)構(gòu)體中特定位置 66. 變量和信號(hào)的描述正確的是 A 。 A. 變量賦值號(hào)是:= B. 信號(hào)賦值號(hào)是:= C. 變量賦值號(hào)是<= D. 二者沒(méi)有區(qū)別 67. 變量和信號(hào)的描述正確的是 B 。 A. 變量可以帶出進(jìn)程 B. 信號(hào)可以帶出進(jìn)程 C. 信號(hào)不能帶出進(jìn)程 D. 二者沒(méi)有區(qū)別68. 關(guān)于VHDL數(shù)據(jù)類(lèi)型，正確的是 。 A. 用戶(hù)不能定義子類(lèi)型 B. 用戶(hù)可以定義子類(lèi)型 C. 用戶(hù)可以定義任何類(lèi)型的數(shù)據(jù) D. 前面三個(gè)答案都是錯(cuò)誤的 69. 可以不必聲明而直接引用的數(shù)據(jù)類(lèi)型是 C 。 A. STD_LOGI

51、C B. STD_LOGIC_VECTOR C. BIT D. 前面三個(gè)答案都是錯(cuò)誤的 70. 使用STD_LOGIG_1164使用的數(shù)據(jù)類(lèi)型時(shí) B 。 A.可以直接調(diào)用 B.必須在庫(kù)和包集合中聲明 C.必須在實(shí)體中聲明 D. 必須在結(jié)構(gòu)體中聲明 71. 正確給變量X賦值的語(yǔ)句是 B 。 A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確 72. 下列語(yǔ)句中，不屬于并行語(yǔ)句的是： B 。 A.進(jìn)程語(yǔ)句B.CASE語(yǔ)句 C.元件例化語(yǔ)句D.WHENELSE語(yǔ)句73. 關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中數(shù)值最小的一個(gè)： A. 2#1111_1110#B.

52、 8#276# C. 10#170#D. 16#E#E174關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)： 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E175下列標(biāo)識(shí)符中， B 是不合法的標(biāo)識(shí)符。A. State0B. 9moonC. Not_Ack_0D. signal76在VHDL語(yǔ)言描述中。定義數(shù)據(jù)類(lèi)型通常采用的關(guān)鍵詞是 （ C ）（A）signal （B）variable（C）type （D）set 77.在VHDL語(yǔ)言的程序中，注釋使用以下的哪一種符號(hào)？ （ B ）（A）/ （B）-（C） ； （D）_ _ 78. 關(guān)于元件例化的描述中，正確

53、的有 （ B ）（A） 元件例化根據(jù)例化語(yǔ)句中所定義的例化元件端口名和當(dāng)前系統(tǒng)的連接實(shí)體端口名的接口表達(dá)方式來(lái)說(shuō)，有兩種方式：1）名字關(guān)聯(lián)方式 2）功能關(guān)聯(lián)方式（B） 元件例化根據(jù)例化語(yǔ)句中所定義的例化元件端口名和當(dāng)前系統(tǒng)的連接實(shí)體端口名的接口表達(dá)方式來(lái)說(shuō)，有兩種方式：1）名字關(guān)聯(lián)方式 2）位置關(guān)聯(lián)方式 （C） 在位置關(guān)聯(lián)方式的例化語(yǔ)句中，表達(dá)式的位置可以互換（D） 為了方便書(shū)寫(xiě)程序，元件例化名可以省略 79一個(gè)進(jìn)程中允許描述對(duì)應(yīng)于 時(shí)鐘信號(hào)的同步時(shí)序邏輯 ( A )（A） 一個(gè) （B）兩個(gè)（C） 三個(gè) （D）多個(gè)80在以下4種語(yǔ)言中屬于硬件描述語(yǔ)言的是 （ A ）（A）VHDL （B）VC（

54、C）VB （D）Delphi 81Protel 99SE是用于（ B ）的設(shè)計(jì)軟件。 A電氣工程 B電子線(xiàn)路 C機(jī)械工程 D建筑工程82.Protel 99 SE原理圖設(shè)計(jì)工具欄共有（ C ）個(gè)。 A. 5 B. 6 C. 7 D. 8 83.執(zhí)行（ B ）命令操作，元器件按垂直均勻分布。 A.Vertically B.Distribute Vertically C.Center Vertically D.Distribute 84.執(zhí)行(D )命令操作,元器件按底端對(duì)齊. A.Align Right B.Align Top C.Align Left D.Align Bottom85.執(zhí)行(

55、A )命令操作,元器件按右端對(duì)齊. A.Align Right B.Align Top C.Align Left D.Align Bottom 86.原理圖設(shè)計(jì)時(shí),實(shí)現(xiàn)連接導(dǎo)線(xiàn)應(yīng)選擇( B )命令. A.Place /Line B.Place/Wire C.Wire D.Line 87.進(jìn)行原理圖設(shè)計(jì)，必須啟動(dòng)（ B ）編輯器。 A.PCB B.Schematic C Schematic Library D.PCB Library 88.往原理圖圖樣上放置元器件前必須先（ B ）。 A.打開(kāi)瀏覽器 B.裝載元器件庫(kù) C.打開(kāi)PCB編輯器 D.創(chuàng)建設(shè)計(jì)數(shù)據(jù)庫(kù)文件 89.仿真庫(kù)Fuse.lib中包

56、含了一般的熔絲元器件，Designator指的是熔絲的（ A ）。 A.名稱(chēng) B.電流 C.阻抗 D.不清楚 90.網(wǎng)絡(luò)表中有關(guān)網(wǎng)絡(luò)的定義是（ C ）。 A. 以“”開(kāi)始，以“”結(jié)束 B. 以“”開(kāi)始，以“”結(jié)束 C. 以“（”開(kāi)始，以“）”結(jié)束 D. 以“”開(kāi)始，以“”結(jié)束 91.執(zhí)行（ B ）命令，即可彈出PCB系統(tǒng)參數(shù)設(shè)置對(duì)話(huà)框。 A.Design/Bord Options B.Tools/Preferences C.Options D.Preferences92.在放置導(dǎo)線(xiàn)過(guò)程中，可以按（ A ）鍵來(lái)取消前段導(dǎo)線(xiàn)。 A. Back Space B. Enter C.Shift D.Ta

57、b 93.Protel99 SE提供了（ B）層為內(nèi)部電源/接地層。 A.2 B.16 C.32 D.8 94.印制電路板的（ B ）層主要是作為說(shuō)明使用。 A.Keep Out Layer B.Top Overlay C.Mechanical Layers D.Multi Layer 95.在放置元器件封裝過(guò)程中，按（ D ）鍵使元器件封裝旋轉(zhuǎn)。 A.X B.Y C.L D.空格鍵 96.在放置元器件封裝過(guò)程中，按（ B ）鍵使元器件在豎直方向上下翻轉(zhuǎn)。 A.X B.Y C.L D.空格鍵 97.在放置導(dǎo)線(xiàn)過(guò)程中，可以按（ C ）鍵來(lái)切換布線(xiàn)模式。A.Back Space B. Enter

58、C.Shift+Space D.Tab 98.Protel99 SE為PCB編輯器提供的設(shè)計(jì)規(guī)則共分為（ D ）類(lèi)。 A.8 B.10 C.12 D.6 99Protel 99 SE原理圖文件的格式為（ C ）。 A.Schlib B.SchDoc C.Sch D.Sdf 100.執(zhí)行（ C ）命令操作，元器件按水平中心線(xiàn)對(duì)齊。 A.Center B.Distribute Horizontally C.Center Horizontal D.Horizontal 101.執(zhí)行（ B ）命令操作，元器件按頂端對(duì)齊。 A.Align Right B.Align Top C.Align Left D

59、.Align Bottom 102.執(zhí)行( C )命令操作，元器件按左端對(duì)齊. A.Align Right B.Align Top C.Align Left D.Align Bottom 103.原理圖設(shè)計(jì)時(shí)，按下( B )可使元器件旋轉(zhuǎn)90°。 A.回車(chē)鍵 B.空格鍵 C.X鍵 D.Y鍵 104.要打開(kāi)原理圖編輯器,應(yīng)執(zhí)行( C )菜單命令. A.PCB Project B.PCB C.Schematic D.Schematic Library 105.進(jìn)行原理圖設(shè)計(jì)，必須啟動(dòng)（ B）編輯器。 A.PCB B.Schematic C Schematic Library D.PCB

60、Library 106.網(wǎng)絡(luò)表中有關(guān)元器件的定義是（ A ）。 A. 以“”開(kāi)始，以“”結(jié)束 B. 以“”開(kāi)始，以“”結(jié)束 C. 以“（”開(kāi)始，以“）”結(jié)束 D. 以“”開(kāi)始，以“”結(jié)束 107.PCB的布局是指( B )。 A.連線(xiàn)排列 B.元器件的排列 C.元器件與連線(xiàn)排列 D.除元器件與連線(xiàn)以外的實(shí)體排列 108.Protel99 SE提供了多達(dá)（ C ）層為銅膜信號(hào)層。 A.2 B.16 C.32 D.8 109.在印制電路板的（ B ）層畫(huà)出的封閉多邊形，用于定義印制電路板形狀及尺寸。 A.Multi Layer B. Mechanical Layers C.Top Overlay

61、D.Bottom overlay 110.印制電路板的（ B ）層主要用于繪制元器件外形輪廓以及標(biāo)識(shí)元器件標(biāo)號(hào)等。該類(lèi)層共有兩層。 A.Keep Out Layer B.Silkscreen Layers C.Mechanical Layers D.Multi Layer 111.在放置元器件封裝過(guò)程中，按（ A ）鍵使元器件在水平方向左右翻轉(zhuǎn)。 A.X B.Y C.L D.空格鍵112.在放置元器件封裝過(guò)程中，按（ C ）鍵使元器件封裝從頂層移到底層。 A.X B.Y C.L D.空格鍵 113.在放置導(dǎo)線(xiàn)過(guò)程中，可以按（ C ）鍵來(lái)切換布線(xiàn)模式。 A.Back Space B. Enter

62、 C.Shift+Space D.Tab 114.Protel99 SE為PCB編輯器提供的設(shè)計(jì)規(guī)則共分為（ D ）類(lèi)。 A.8 B.10 C.12 D.6 115原理圖設(shè)計(jì)窗口頂部為主菜單和主工具欄，左部為（ A ）。 A.設(shè)計(jì)管理器 B.底部為狀態(tài)欄 C.常用工具欄 D.命令欄 116網(wǎng)絡(luò)表的內(nèi)容主要由兩部分組成：元器件描述和（ A ）。 A. 網(wǎng)絡(luò)連接描述 B.元器件編號(hào) C.元器件名稱(chēng) D.元器件封裝 117工作層中的信號(hào)板層（Signal Layers）包括底層、中間層和（ D ）。 A.內(nèi)部電源/地線(xiàn)層 B.其它工作層 C.機(jī)械板層 D.頂層 118.Protel 99 SE可以直接創(chuàng)建一個(gè)( A )文件。 A. *.DDB B. *.Lib C. *.PCB D. *.Sch 119原理圖可以生成各種類(lèi)型的報(bào)表，生成各種報(bào)表的