西南交大數(shù)字電子技術(shù)第5章

1、西南交通大學(xué)微電子研究所西南交通大學(xué)微電子研究所I Institute ofnstitute of M Microelectronics icroelectronics SWJTUSWJTU第5章 存儲(chǔ)器及可編程邏輯器件數(shù)字電子技術(shù)基礎(chǔ)5.1 半導(dǎo)體存儲(chǔ)器存儲(chǔ)器的基本概念：字：按照一定位數(shù)進(jìn)行編組得到的二進(jìn)制數(shù)據(jù)字長：一個(gè)字所包含的位數(shù)字?jǐn)?shù)：字的數(shù)量存儲(chǔ)容量：字長字?jǐn)?shù)存儲(chǔ)地址：用一組二進(jìn)制數(shù)組成的數(shù)據(jù)描述存儲(chǔ)信息的位置存儲(chǔ)容量的單位：1G=230=1024M，1M=220=1024K，1K=210=1024公制單位：1G=109=1000M，1M=106=1000K，1k=103=1000常用

2、的存儲(chǔ)容量描述方式：N2n例如：2108=8K，我們可以判斷其字長為8，地址碼的位數(shù)為10半導(dǎo)體存儲(chǔ)器的分類存儲(chǔ)器存儲(chǔ)器 RAM (Random-Access Memory) ROM(Read-Only Memory)RAM(隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器): RAM中存儲(chǔ)的數(shù)據(jù)在斷電以后中存儲(chǔ)的數(shù)據(jù)在斷電以后將全部丟失，即數(shù)據(jù)易失性。將全部丟失，即數(shù)據(jù)易失性。ROM(只讀存儲(chǔ)器只讀存儲(chǔ)器)：ROM的數(shù)據(jù)一旦寫入，則可以長久的數(shù)據(jù)一旦寫入，則可以長久保存。保存。固定固定ROM可編程可編程ROMPROMEPROME2PROMSRAM(Static RAM)：靜態(tài)：靜態(tài)RAMDRAM(Dynamic

3、 RAM)：動(dòng)態(tài)動(dòng)態(tài)RAMFlash Memory5.1.1 只讀存儲(chǔ)器只讀存儲(chǔ)器通常由三部分所組成：地址譯碼器、存儲(chǔ)矩陣和輸出控制電路。地址碼地址譯碼存儲(chǔ)矩陣輸出控制電路數(shù)據(jù)輸出控制邏輯通常由三態(tài)緩沖器組成通常由二極管或三極管組成譯碼器由二極管構(gòu)成的224的ROM的電路結(jié)構(gòu) D3 D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線線- -4 線線 譯譯碼碼器器 地址存儲(chǔ)內(nèi)容A1A0D3 D2 D1 D00 00 1 1 10 11 0 1 11 00 1 1 01 11 1 0 1 字線與位線的交點(diǎn)都是一個(gè)存儲(chǔ)字線與位線的交點(diǎn)都是一個(gè)存儲(chǔ)單

4、元。交點(diǎn)處有二極管相當(dāng)存單元。交點(diǎn)處有二極管相當(dāng)存1 1，無二極管相當(dāng)存無二極管相當(dāng)存0 0 當(dāng)當(dāng)OE=1時(shí)輸出為高阻狀態(tài)時(shí)輸出為高阻狀態(tài)OTP的內(nèi)部結(jié)構(gòu)及工作原理 D3 D2 D1 D0 A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線線- -4 線線 譯譯碼碼器器 熔絲連通代表 1 D3 D2 D1 D0 A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線線- -4 線線 譯譯碼碼器器 熔絲斷開代表 0 將與二極管連接的熔絲通過增加電流的方式熔斷稱為熔絲，將本沒有與二極管連接的熔絲通過同樣的方式熔合在一起稱為反熔絲。 盡管后來的可編程ROM的工作原理發(fā)生了變化，但熔絲圖文件和“燒

5、”的用語沿用至今。ROM的應(yīng)用碼制變換 把欲變換的編碼作為地址，把最終的目的編碼作為相應(yīng)存儲(chǔ)單元中的內(nèi)容即可。（1） 用于存儲(chǔ)固定的專用程序（2） 利用ROM可實(shí)現(xiàn)查表或碼制變換等功能查表功能 查某個(gè)角度的三角函數(shù)。 把變量值（角度）作為地址碼，其對(duì)應(yīng)的函數(shù)值作為存放在該地址內(nèi)的數(shù)據(jù)，這稱為 “造表”。使用時(shí)，根據(jù)輸入的地址(角度)，就可在輸出端得到所需的函數(shù)值，這就稱為“查表”。ROM應(yīng)用舉例-實(shí)現(xiàn)組合邏輯函數(shù)例：試用例：試用ROM實(shí)現(xiàn)下列函數(shù)：實(shí)現(xiàn)下列函數(shù)：ABCDDCABDCBADBCACDBADCBAY1BCDACDABDABCY2解解: 求出上述函數(shù)的真值表：11101000Y210

6、010000Y111111110110111001011101010011000ABCD100111010110000101000100010011000010000001010000Y2Y1ABCD要用容量為16 2bit的ROM來實(shí)現(xiàn), 將表中Y1和Y2的值存入ROM即可.ROM應(yīng)用舉例-實(shí)現(xiàn)代碼轉(zhuǎn)換例例1. 用ROM實(shí)現(xiàn)十進(jìn)制數(shù)碼(輸入為8421BCD)顯示， 采用共陰極七段數(shù)碼管。ROM的功能就是將8421BCD碼轉(zhuǎn)換為共陰極七段數(shù)碼管的段碼所需存儲(chǔ)容量為247bitcROM中應(yīng)寫入的內(nèi)容A3A2A1A0D1D2D3D4D5D6D7000000000010001100111100100

7、01001000110000110010010011000101010010001100100000011100011111000000000010000001100101011111111011111111111001111111110111111111110111111111111111111對(duì)于不是8421BCD碼的情況，上表中的處理方法是將所有的存儲(chǔ)內(nèi)容寫為1，也可以根據(jù)需要進(jìn)行其它方式的處理。例2. 將兩位十進(jìn)制數(shù)(8421BCD)轉(zhuǎn)換為二進(jìn)制數(shù)兩位十進(jìn)制數(shù)ROM二進(jìn)制數(shù)8bit7bit所需所需ROM容量為容量為287bit00001111 000010100001001000010

8、010001010110001110011001000101100010001000000100000001000000000000000存儲(chǔ)內(nèi)容存儲(chǔ)內(nèi)容地地 址址00010000解：根據(jù)題意，兩位十進(jìn)制數(shù)用8421BCD碼描述需要8位，而其所能描述的最大二進(jìn)制數(shù)為99，其對(duì)應(yīng)的二進(jìn)制數(shù)為1100011，只需要7位二進(jìn)制數(shù)就可以描述，因此所需ROM的存儲(chǔ)容量為287。對(duì)于地址組合中不是有效兩位8421BCD碼的，可以當(dāng)成無關(guān)項(xiàng)進(jìn)行處理。5.1.2 隨機(jī)存取存儲(chǔ)器SRAM的結(jié)構(gòu)框圖I/O電路I /O0OEAn-1WEI /Om-1CEA0AiAi+1存 儲(chǔ) 陣 列行譯碼列 譯 碼控制端與ROM的

9、不同之處與ROM不同SRAM的工作模式工作模式CEWEOEI /O0 I /Om-1保持（微功耗）1xx高阻讀010數(shù)據(jù)輸出寫00 x數(shù)據(jù)輸入輸出無效011高阻靜態(tài)RAM的存儲(chǔ)單元 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj (列列選選擇擇線線) Xi (行行選選擇擇線線) 數(shù)數(shù)據(jù)據(jù)線線 數(shù)數(shù)據(jù)據(jù)線線 D D 位位線線 B 位位線線 B 存存儲(chǔ)儲(chǔ)單單元元 雙穩(wěn)態(tài)存儲(chǔ)單元雙穩(wěn)態(tài)存儲(chǔ)單元電路電路列存儲(chǔ)單元公用的門列存儲(chǔ)單元公用的門控制管，與讀寫控制電路相接控制管，與讀寫控制電路相接Yi 1時(shí)導(dǎo)通時(shí)導(dǎo)通本單元門控制管本單元門控制管:控控制觸發(fā)器與位線的制觸發(fā)器與位線的接通。

10、接通。Xi =1時(shí)導(dǎo)通時(shí)導(dǎo)通來自列地址譯碼來自列地址譯碼器的輸出器的輸出來自行地址譯碼來自行地址譯碼器的輸出器的輸出靜態(tài)RAM存儲(chǔ)單元的工作原理 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj (列列選選擇擇線線) Xi (行行選選擇擇線線) 數(shù)數(shù)據(jù)據(jù)線線 數(shù)數(shù)據(jù)據(jù)線線 D D 位位線線 B 位位線線 B 存存儲(chǔ)儲(chǔ)單單元元 T5、T6導(dǎo)通導(dǎo)通T7 、T8均導(dǎo)通均導(dǎo)通Xi =1Yj =1觸發(fā)器的輸出與數(shù)據(jù)觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元通過線接通，該單元通過數(shù)據(jù)線讀取數(shù)據(jù)。數(shù)據(jù)線讀取數(shù)據(jù)。觸發(fā)器與位線接通觸發(fā)器與位線接通動(dòng)態(tài)RAM存儲(chǔ)單元的內(nèi)部結(jié)構(gòu)及工作原理 T 存儲(chǔ)單元存

11、儲(chǔ)單元寫操作寫操作:X=1 =0WET導(dǎo)通，電容器導(dǎo)通，電容器C與位線與位線B連通連通 輸入緩沖器被選通，輸入緩沖器被選通，數(shù)據(jù)數(shù)據(jù)DI經(jīng)緩沖器和位經(jīng)緩沖器和位線寫入存儲(chǔ)單元線寫入存儲(chǔ)單元 如果如果DI為為1，則向電容，則向電容器充電，器充電，C存存1;反之電反之電容器放電容器放電,C存存0 。 - 刷新刷新R行選線行選線XOD讀讀/寫寫WEID輸出緩沖器輸出緩沖器/靈敏放大器靈敏放大器刷新緩沖器刷新緩沖器輸入緩沖器輸入緩沖器位位線線B讀操作讀操作:X=1 =1WET導(dǎo)通，電容器導(dǎo)通，電容器C與位線與位線B連通連通 輸出緩沖器輸出緩沖器/靈敏放大器靈敏放大器被選通，被選通，C中存儲(chǔ)的數(shù)據(jù)中存儲(chǔ)

12、的數(shù)據(jù)通過位線和緩沖器輸出通過位線和緩沖器輸出 T / 刷新刷新R行選線行選線XODWEID輸出緩沖器輸出緩沖器/靈敏放大器靈敏放大器刷新緩沖器刷新緩沖器輸入緩沖器輸入緩沖器位位線線B每次讀出后，必須及時(shí)每次讀出后，必須及時(shí)對(duì)讀出單元刷新，即此對(duì)讀出單元刷新，即此時(shí)刷新控制時(shí)刷新控制R也為高電也為高電平，則讀出的數(shù)據(jù)又經(jīng)平，則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對(duì)電刷新緩沖器和位線對(duì)電容器容器C進(jìn)行刷新。進(jìn)行刷新。存儲(chǔ)器容量的擴(kuò)展容量擴(kuò)展分為兩種形式：位數(shù)（或者字長）擴(kuò)展和字?jǐn)?shù)擴(kuò)展位數(shù)擴(kuò)展地址擴(kuò)展（字?jǐn)?shù)擴(kuò)展）D7D0A11A0WEA1A0A13A12ENY0Y1Y2Y3121212121388888

13、2 線-4 線譯碼器A11A0CEWED7D04K8 位（3）4K8 位（2）4K8 位（1）4K8 位（0）A11A0CEWED7D0A11A0CEWED7D0A11A0CEWED7D0字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制存儲(chǔ)器芯片的片選輸入端來實(shí)現(xiàn)。地址擴(kuò)展（字?jǐn)?shù)擴(kuò)展）5.2 可編程邏輯器件可編程邏輯器件（PLD）低密度可編程邏輯器件高密度可編程邏輯器件PROMPALPLAGALCPLDFGPA5.2.1 PLD電路的描述方式(1)(1) 連接的方式連接的方式硬線連接單元被編程接通單元被編程擦除單元5.2.1 PLD電路的描述方式(2)(2)基本門電路的表示方式基本門電路的表示方式 F2=A+

14、B+C+ D D A B C F1=ABC與門與門或門或門A B C DF1 AB C F1 AB CF2 DF2=A+B+C+D5.2.1 PLD電路的描述方式 L4 A B A B L3 A B A B L3 A B A B A A A A EN EN 三態(tài)輸出緩沖器三態(tài)輸出緩沖器輸出恒等于輸出恒等于0 0的與門的與門輸出為輸出為1 1的與門的與門 A A A 輸入緩沖器輸入緩沖器5.2.2 簡單可編程器件內(nèi)部結(jié)構(gòu)p與陣列和或陣列與陣列和或陣列: 生成“與或”形式的邏輯函數(shù)。 p 輸入電路輸入電路 輸入電路中為了適應(yīng)各種輸入情況，每一個(gè)輸入信號(hào)都配有一緩沖電路，使其具有足夠的驅(qū)動(dòng)能力，同時(shí)

15、提供輸入信號(hào)的原變量和反變量形式。 p 輸出電路輸出電路 輸出電路有多種輸出方式，可以由或陣列直接輸出，構(gòu)成組合方式輸出，也可以通過寄存器輸出，構(gòu)成時(shí)序方式輸出。輸出可以是低電平有效，也可以是高電平有效；可以直接接外部電路，也可以反饋到輸入與陣列。幾種PLD可編程部位的比較與陣列與陣列或陣列或陣列PROM固定可編程PLA可編程可編程PAL可編程固定GAL可編程固定/可編程組合邏輯電路的PLD實(shí)現(xiàn) 例1: 寫出下面電路輸出F2, F1, F0的函數(shù)表達(dá)式。與陣列或陣列12012IIIII012012012IIIIIIIII12012IIIIII0I1I2F2F1F0(該P(yáng)LD的與陣列與或陣列都是

16、可編程的)組合邏輯電路的PLD實(shí)現(xiàn)BCACCBALCABCBACBALBABALCABAL0123例2：用右圖中PLD實(shí)現(xiàn)下列邏輯函數(shù)：BCACCBALCABCBACBALBABALCABAL0123實(shí)現(xiàn)電路如右圖所示：簡化后的GAL原理圖5.2.2 復(fù)雜可編程邏輯器件和現(xiàn)場可編程門陣列1、CPLDCPLD的結(jié)構(gòu)如下圖所示，實(shí)現(xiàn)功能的核心是邏輯快可編程內(nèi)部連線可編程內(nèi)部連線的作用是實(shí)現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與可編程內(nèi)部連線的作用是實(shí)現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號(hào)到邏輯塊和塊之間以及全局信號(hào)到邏輯塊和I/O塊之間的連接。塊之間的連接。 連線區(qū)的可編程連接一般由連線區(qū)的

17、可編程連接一般由E2CMOS管實(shí)現(xiàn)。管實(shí)現(xiàn)?？删幊踢B接原理圖可編程連接原理圖 內(nèi)部連線內(nèi)部連線 宏單元或宏單元或I/O 連線連線 E2CMOS 管管 T 當(dāng)當(dāng)E2CMOS管被編程為導(dǎo)通時(shí)，管被編程為導(dǎo)通時(shí)，縱線和橫線連通；未被編程為截縱線和橫線連通；未被編程為截止時(shí)，兩線則不通。止時(shí)，兩線則不通。2、FPGA CPLD用可編程用可編程“與與-或或”陣列實(shí)現(xiàn)邏輯函數(shù)。編程基陣列實(shí)現(xiàn)邏輯函數(shù)。編程基于于E2PROM或快閃存儲(chǔ)器。或快閃存儲(chǔ)器。 FPGA是用查找表是用查找表(LUT)實(shí)現(xiàn)邏輯函數(shù)。復(fù)雜函數(shù)使用實(shí)現(xiàn)邏輯函數(shù)。復(fù)雜函數(shù)使用眾多的眾多的LUT和觸發(fā)器實(shí)現(xiàn)。編程基于和觸發(fā)器實(shí)現(xiàn)。編程基于SR

18、AM。FPGA結(jié)構(gòu) FPGA包括：可編程邏輯塊、可編程互聯(lián)開關(guān)、可編程包括：可編程邏輯塊、可編程互聯(lián)開關(guān)、可編程I/O模塊。模塊。 I/O 塊 I/O 塊 I/O塊 I/O塊 邏輯塊邏輯塊互連開互連開關(guān)關(guān)I/O5.3 Verilog HDL語言簡介 硬件描述語言（Hardware Description Language, HDL）是一種利用文本的形式描述數(shù)字電路系統(tǒng)的方法； HDL可以用來描述組合邏輯電路和時(shí)序邏輯電路； 描述方式主要分為三種：結(jié)構(gòu)級(jí)描述、數(shù)據(jù)流型描述和行為級(jí)描述5.3.1 組合邏輯電路的實(shí)例三種描述方式的區(qū)別： 行為級(jí)只對(duì)行為和功能進(jìn)行描述，可以不需要得到邏輯函數(shù)，不涉及實(shí)

19、現(xiàn)的電路，EDA軟件的綜合工具可以將其轉(zhuǎn)變?yōu)榈讓拥木W(wǎng)表格式； 數(shù)據(jù)流型主要通過連續(xù)賦值語句對(duì)邏輯函數(shù)或邏輯關(guān)系進(jìn)行描述； 結(jié)構(gòu)級(jí)則需要調(diào)用Verilog語言內(nèi)置的基元或者用戶定義的模塊，從結(jié)構(gòu)上對(duì)邏輯問題進(jìn)行描述這三種方式依次從高級(jí)到低級(jí)，組合邏輯電路可采用任意一種方式進(jìn)行描述。結(jié)構(gòu)級(jí)描述方式舉例例：用Verilog HDL語言描述一位半加器，如果用A，B分別表示兩個(gè)1位二進(jìn)制數(shù)，S和C分別表示相加的和以及向高位的進(jìn)位。不難得到，此組合邏輯問題的邏輯函數(shù)為HDL描述為ABCBABASmodule HA_1bit (A,B,S,C); input A, B; output S,C; wire A

20、not,Bnot,AandB1,AandB2; not n1(Anot, A), n2(Bnot,B); and n3(AandB1,Anot,B), n4(AandB2,A,Bnot); or n5(S,AandB1,AandB2); and n6(C,A,B);endmodule模塊名輸入輸出端口線網(wǎng)型中間變量定義原語名稱調(diào)用名（可省略）該門的輸入變量和輸出變量（輸出在前）模塊結(jié)尾，不需要分號(hào)數(shù)據(jù)流型的描述舉例例：用數(shù)據(jù)流的方式來描述一個(gè)4選1的數(shù)據(jù)選擇器，其邏輯函數(shù)表達(dá)式可寫成：其中mi為由地址輸入端A1，A0所組成的最小項(xiàng)。代碼如下：30iiiDmYmodule mux _4to1(D

21、,A,Y);input 3:0 D;input 1:0 A;output Y;assign Y=D0&(A1&A0) |D1&(A1&A0)|D2&(A1&A0)|D3&(A1&A0);endmodule模塊主體，對(duì)應(yīng)著上述表達(dá)式數(shù)據(jù)流型必須以關(guān)鍵詞assign開頭* 只需要得到邏輯函數(shù)表達(dá)式；* 數(shù)據(jù)流型描述方式的輸出變量必須定義為線網(wǎng)型；常用的運(yùn)算符運(yùn)算符分類所含運(yùn)算符算術(shù)運(yùn)算符+, -, *, /, %位運(yùn)算符,&,|,or縮位運(yùn)算符(單目）&, &, |,|, , or 邏輯運(yùn)算符!, &,

22、 |關(guān)系運(yùn)算符（雙目）, =相等與全等運(yùn)算符=, !=, =, !=邏輯移位運(yùn)算符連接運(yùn)算符 條件運(yùn)算符?:行為級(jí)描述方式舉例例：用Verillog HDL描述7段共陰級(jí)譯碼器，代碼如下：module decode4_7(a,EN,Y);input 3:0 a;input EN;output reg 6:0 Y;always (a)beginif(EN=0) Y=7b0000000;elsecase(a)4d0:Y=7b1111110;4d1:Y=7b0110000;4d2:Y=7b1101101;4d3:Y=7b1111011;4d4:Y=7b0110011;4d5:Y=7b1011011;

23、4d6:Y=7b1011111;4d7:Y=7b1110000;4d8:Y=7b1111111;4d9:Y=7b1111011;default:Y=7bx;endcaseendendmodulealways語句塊里的輸出變量必須定義為寄存器型x代表不確定敏感事件為電平高低多維變量的定義數(shù)的描述方式：if else語法結(jié)構(gòu)為if（表達(dá)式1）語句1；elseif(表達(dá)式2) 語句2；else 語句3；當(dāng)所對(duì)應(yīng)的表達(dá)式為真時(shí)，則執(zhí)行后面的語句，如果語句為兩句或兩句以上，則需要用begin和end作為開頭和結(jié)尾。5.3.2 時(shí)序邏輯電路的實(shí)例 時(shí)序邏輯電路需采用行為級(jí)的描述方式； always語句里的敏感事件通常為脈沖邊沿，用posedge和negedge分別表示上升沿和下降沿；括號(hào)里的敏感事件不能同時(shí)為電平敏感和邊沿敏感； 賦值語句分為兩種類型：阻塞型和非阻塞型，分別對(duì)應(yīng)為=和=。case語句是一種常用的多分支條件選擇語句，其語法結(jié)構(gòu)為case（表達(dá)式）選項(xiàng)值1：語句1；選項(xiàng)值2：語句2；選項(xiàng)值3：語句3；default：缺省語句；endcase執(zhí)行的過程如