結(jié)構(gòu)4_總線和存儲器結(jié)構(gòu)

1、BIT/TI1數(shù)字信號處理器結(jié)構(gòu) 處理器基本結(jié)構(gòu) 指令控制單元與流水線指令控制單元與流水線 處理單元與數(shù)據(jù)通道 總線和存儲器結(jié)構(gòu) Cache VLIW結(jié)構(gòu) SIMD結(jié)構(gòu) 中斷機制 片上通用外設(shè)結(jié)構(gòu) BIT/TI21、總線和存儲器訪問需求經(jīng)典的FIR抽頭延遲濾波器的乘法累加指令MAC對存儲器的訪問讀取指令讀取采樣數(shù)據(jù)讀取濾波器系數(shù)把數(shù)據(jù)寫入存儲器（下一抽頭延遲線位置） BIT/TI32、馮諾曼結(jié)構(gòu)和哈佛結(jié)構(gòu) 處理器內(nèi)核 地址總線 1 數(shù)據(jù)總線 1 地址總線 2 數(shù)據(jù)總線 2 存儲器 1 存儲器 2 存儲器 1 處理器內(nèi)核 地址總線 數(shù)據(jù)總線 （a） （b） 圖 2-? 二種存儲器結(jié)構(gòu) (a) 馮

2、.諾曼存儲器結(jié)構(gòu) (b) 哈佛存儲器結(jié)構(gòu) BIT/TI42、馮諾曼結(jié)構(gòu)和哈佛結(jié)構(gòu) 馮諾曼結(jié)構(gòu)只有一個存儲器空間，它通過一套總線（包括數(shù)據(jù)總線和地址總線）與處理器內(nèi)核相連接，程序和數(shù)據(jù)存放在同一存儲空間?？偩€帶寬低 哈佛結(jié)構(gòu)指令存儲空間和程序存儲空間分離，采用兩套獨立的總線，一套連接程序存儲器和處理器內(nèi)核，另一套連接數(shù)據(jù)存儲器和處理器內(nèi)核改進哈佛結(jié)構(gòu)把存儲空間分成3個獨立空間 現(xiàn)代DSPs為了方便用戶，片外存儲器使用馮諾曼結(jié)構(gòu)，但片內(nèi)存儲器充分地利用哈佛結(jié)構(gòu) BIT/TI53、C2xx總線和片上存儲器結(jié)構(gòu) BIT/TI64、片上存儲器類型 片上ROM/flash、SARAM、B0塊DARAM可作

3、為程序存儲器 SARAM、B0B2塊DARAM可作為數(shù)據(jù)存儲器 SARAM是單訪問存儲器，在一個指令周期CPU只能對其進行1次訪問 DARAM是雙訪問存儲器，在一個指令周期CPU只能對其進行2次訪問。 BIT/TI75、C3x總線和片上存儲器結(jié)構(gòu) BIT/TI86、C6000存儲器結(jié)構(gòu) C62xx DSPs片內(nèi)集成了大容量存儲器分為程序區(qū)間和數(shù)據(jù)區(qū)間兩個獨立的部分程序區(qū)間可以作為普通SRAM映射到存儲空間，也可以作為高速緩存（cache）使用；數(shù)據(jù)區(qū)間通過兩套總線與處理器內(nèi)核相連，在一個指令周期內(nèi)不同Bank的數(shù)據(jù)存儲器可同時被各訪問一次。 C62xx處理器在一個指令周期內(nèi)最多可對片內(nèi)存儲器進

4、行3次訪問。C62xx處理器對存儲器的管理和數(shù)據(jù)傳輸是由專門的控制器來完成的， BIT/TI96、C6000程序存儲器結(jié)構(gòu)BIT/TI106、C6000數(shù)據(jù)存儲器結(jié)構(gòu)BIT/TI117、提高存儲器帶寬技術(shù) 存儲器帶寬總是低于處理器對數(shù)據(jù)帶寬的要求，這種差別甚至達到一個數(shù)量級 提高存儲器的訪問帶寬，可以采用并行訪問、流水交叉訪問等技術(shù) 使存儲器帶寬與總線帶寬及處理器帶寬相匹配 BIT/TI127、提高存儲器帶寬技術(shù)：并行訪問 數(shù)據(jù)寄存器 MAR 存儲體 （m 字w 位） 地址寄存器 MAR w 位 w 位 MBR1 MBR2 MBRn 存儲體 （m/n 字nw 位） 地址寄存器 MAR w 位

5、w 位 w 位 w 位 多路選擇器 低位地址/ 字選擇 高位地址 地址 (a) (b) 圖 2-hh (a) 一般存儲器結(jié)構(gòu) (b) 并行訪問存儲器結(jié)構(gòu) 數(shù)據(jù)總線 BIT/TI137、提高存儲器帶寬技術(shù)：并行訪問 并行訪問存儲器的存儲器數(shù)據(jù)寬度與處理器數(shù)據(jù)寬度不一致，存在存儲器訪問沖突取指令沖突：當作為程序存儲器，讀出的有一條轉(zhuǎn)移指令，而且轉(zhuǎn)移成功時，讀取的其它指令將無效。讀數(shù)據(jù)沖突：一次并行讀出的n個數(shù)據(jù)，并不一定都是需要處理的數(shù)據(jù)。寫數(shù)據(jù)沖突：當只需要寫其中的某一個字，為不改變其它字的內(nèi)容，需要先把其它字讀出，與該字拼接，才能進行整個字的寫入。讀寫沖突：與一般存儲器一樣，不能同時對同一存儲

6、器地址進行讀和寫。 BIT/TI147、提高存儲器帶寬技術(shù)：交叉訪問 交叉訪問存儲器由多個模塊存儲器組成，模塊存儲器連接到系統(tǒng)總線或開關(guān)網(wǎng)絡(luò)上，通過對相鄰模塊存儲器進行流水線訪問，可以獲得更高的存儲器帶寬。主存儲器地址分為二部分：模塊地址和字地址（模塊存儲器地址）， 二種交叉訪問存儲器低位交叉訪問存儲器和高位交叉訪問存儲器， 在低位交叉存儲器中，低位地址不同的存儲單元分配在不同的存儲器模塊，使得連續(xù)地址的存儲器訪問順序?qū)Σ煌K流水進行，這樣即使存儲器模塊的速度較低，但總存儲器的訪問速度可以很高。 BIT/TI157、提高存儲器帶寬技術(shù)：低位交叉訪問 MDB m 0 MAB m(n-1) MD

7、B m+1 1 MAB m(n-1)+1) MDB 2m-1 m-1 MAB (mn-1) 數(shù)據(jù)總線/開關(guān)網(wǎng)絡(luò) 模塊地址譯碼器 字地址 模塊地址 字地址緩沖 存儲器地址 (a) 低位m路交叉存取 存儲器數(shù)據(jù)緩沖 模塊地址緩沖 模塊0 模塊m-1 模塊1 L LS SB B M MS SB B BIT/TI167、提高存儲器帶寬技術(shù)：高位交叉訪問 MDB 1 0 MAB n-1) MDB n+1 n MAB 2n-1 MDB (m-1)n+1 (m-1)n MAB (mn-1) 數(shù)據(jù)總線/開關(guān)網(wǎng)絡(luò) 模塊地址譯碼器 字地址 模塊地址 字地址緩沖 存儲器地址 (a) 高位 m 路交叉存取 存儲器數(shù)據(jù)

8、緩沖 模塊地址緩沖 模塊 0 模塊 m-1 模塊 1 LSB MSB BIT/TI177、提高存儲器帶寬技術(shù)：交叉訪問流水線 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 周期數(shù) 訪問周期 w0 w1 w2 w3 w4 w5 w6 w7 w8 訪問字 圖2-fff 交叉存儲器流水線訪問 BIT/TI187、提高存儲器帶寬技術(shù)：交叉訪問例子 LDB/LDH/LDW/LDDW指令BIT/TI198、存儲器的層次結(jié)構(gòu) 指令和通用寄存器 外部存儲器 高速緩存 Cache 主存儲器 第 1 層 第 2 層 第 3 層 第 4 層 CPU 內(nèi)部 存儲容量變大，每位價格變

9、低 訪問速度變快 圖 2-ccc 處理器存儲器層次結(jié)構(gòu) BIT/TI209、存儲系統(tǒng)原理 一個處理器系統(tǒng)可以有多種存儲器 Cache、主存儲器和外部存儲器 SRAM、SBSRAM、DRAM存儲器在處理器系統(tǒng)任意組織是不能成為一個有效的存儲系統(tǒng) 存儲器系統(tǒng)兩個或兩個以上速度、容量和價格各不相同的存儲器用硬件或（和）軟件連接起來的對應(yīng)用程序員透明、統(tǒng)一的一個數(shù)據(jù)和（或）指令存放系統(tǒng)，它的速度接近速度最快的存儲器的速度，它的容量等于或接近容量最大的存儲器的容量，它的單位容量價格接近容量最大的存儲器的單位容量價格 BIT/TI219、存儲系統(tǒng)原理 存儲系統(tǒng) 存儲器M1 （T1，S1，C1） 存儲器M2 （T2，S2，C2） 存儲器Mn （Tn，Sn，Cn