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1、EDA技術(shù)實用教程技術(shù)實用教程第第4 4章章 Quartus II應(yīng)用向?qū)?yīng)用向?qū)?4.1 基本設(shè)計流程基本設(shè)計流程4.1.1 建立工作庫文件夾和編輯設(shè)計文件建立工作庫文件夾和編輯設(shè)計文件 新建一個文件夾新建一個文件夾 輸入源程序輸入源程序 文件存盤文件存盤 4.1 基本設(shè)計流程基本設(shè)計流程4.1.1 建立工作庫文件夾和編輯設(shè)計文件建立工作庫文件夾和編輯設(shè)計文件 新建一個文件夾新建一個文件夾 輸入源程序輸入源程序 文件存盤文件存盤 4.1 基本設(shè)計流程基本設(shè)計流程4.1.2 創(chuàng)建工程創(chuàng)建工程 打開并建立新工程管理窗口打開并建立新工程管理窗口 4.1 基本設(shè)計流程基本設(shè)計流程4.1.2 創(chuàng)建工程

2、創(chuàng)建工程 將設(shè)計文件加入工程中將設(shè)計文件加入工程中 4.1 基本設(shè)計流程基本設(shè)計流程4.1.2 創(chuàng)建工程創(chuàng)建工程 選擇目標芯片選擇目標芯片 4.1 基本設(shè)計流程基本設(shè)計流程4.1.2 創(chuàng)建工程創(chuàng)建工程 工具設(shè)置工具設(shè)置 結(jié)束設(shè)置結(jié)束設(shè)置 4.1 基本設(shè)計流程基本設(shè)計流程4.1.3 編譯前設(shè)置編譯前設(shè)置 選擇選擇FPGA目標芯片目標芯片 選擇配置器件的工作方式選擇配置器件的工作方式 4.1 基本設(shè)計流程基本設(shè)計流程4.1.3 編譯前設(shè)置編譯前設(shè)置 選擇配置器件和編程方式選擇配置器件和編程方式 選擇目標器件引腳端口狀態(tài)選擇目標器件引腳端口狀態(tài) 選擇確認選擇確認VHDL語言版本語言版本 4.1 基本

3、設(shè)計流程基本設(shè)計流程4.1.4 全程編譯全程編譯 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 打開波形編輯器打開波形編輯器 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 設(shè)置仿真時間區(qū)域設(shè)置仿真時間區(qū)域 波形文件存盤波形文件存盤 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 將工程將工程CNT10的端口信號節(jié)點選入波形編輯器中的端口信號節(jié)點選入波形編輯器中 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 將工程將工程CNT10的端口信號節(jié)點選入波形編輯器中的端口信號節(jié)點選入波形編輯器中 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5

4、時序仿真時序仿真 編輯輸入波形編輯輸入波形(輸入激勵信號輸入激勵信號) 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 仿真器參數(shù)設(shè)置仿真器參數(shù)設(shè)置 4.1 基本設(shè)計流程基本設(shè)計流程4.1.5 時序仿真時序仿真 啟動仿真器啟動仿真器 觀察

5、仿真結(jié)果觀察仿真結(jié)果 4.1 基本設(shè)計流程基本設(shè)計流程4.1.6 應(yīng)用應(yīng)用RTL電路圖觀察器電路圖觀察器 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.1 引腳鎖定引腳鎖定 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.1 引腳鎖定引腳鎖定 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.1 引腳鎖定引腳鎖定 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.1 引腳鎖定引腳鎖定 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.2 編譯文件下載編譯文件下載 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.2 編譯文件下載編譯文件下載 4.2 引腳設(shè)置與硬件

6、驗證引腳設(shè)置與硬件驗證 4.2.2 編譯文件下載編譯文件下載 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.3 AS模式編程模式編程 4.2.4 JTAG間接模式編程配置器件間接模式編程配置器件 1. 將將SOF文件轉(zhuǎn)化為文件轉(zhuǎn)化為JTAG間接配置文件間接配置文件 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.4 JTAG間接模式編程配置器件間接模式編程配置器件 1. 將將SOF文件轉(zhuǎn)化為文件轉(zhuǎn)化為JTAG間接配置文件間接配置文件 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.4

7、 JTAG間接模式編程配置器件間接模式編程配置器件 2. 下載下載JTAG間接配置文件間接配置文件 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.5 USB-Blaster編程配置器件使用方法編程配置器件使用方法 4.2.6 其他的鎖定引腳方法其他的鎖定引腳方法 4.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證 4.2.6 其他的鎖定引腳方法其他的鎖定引腳方法 4.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法 1打開打開SignalTap II編輯窗口編輯窗口 4.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法 2調(diào)入待測信號調(diào)入待測信號 4.3 嵌入式邏輯分析儀使用方法嵌入

8、式邏輯分析儀使用方法 2調(diào)入待測信號調(diào)入待測信號 4.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法 3SignalTap II參數(shù)設(shè)置參數(shù)設(shè)置 4.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法 4文件存盤文件存盤4.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法 5編譯下載編譯下載4.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法 6啟動啟動SignalTap II進行采樣與分析進行采樣與分析 4.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法 6啟動啟動SignalTap II進行采樣與分析進行采樣與分析 7SignalTap II的其他設(shè)置和控制方法的其他

9、設(shè)置和控制方法 4.4 編輯編輯SignalTap II的觸發(fā)信號的觸發(fā)信號 4.4 編輯編輯SignalTap II的觸發(fā)信號的觸發(fā)信號 4.4 編輯編輯SignalTap II的觸發(fā)信號的觸發(fā)信號 4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層次化設(shè)計流程層次化設(shè)計流程 1. 為本項工程設(shè)計建立文件夾為本項工程設(shè)計建立文件夾2. 建立原理圖文件工程和仿真建立原理圖文件工程和仿真4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層次化設(shè)計流程層次化設(shè)計流程 2. 建立原理圖文件工程和仿真建立原理圖文件工程和仿真4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層

10、次化設(shè)計流程層次化設(shè)計流程 2. 建立原理圖文件工程和仿真建立原理圖文件工程和仿真4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層次化設(shè)計流程層次化設(shè)計流程 2. 建立原理圖文件工程和仿真建立原理圖文件工程和仿真4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層次化設(shè)計流程層次化設(shè)計流程 3. 將設(shè)計項目設(shè)置成可調(diào)用的元件將設(shè)計項目設(shè)置成可調(diào)用的元件 4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層次化設(shè)計流程層次化設(shè)計流程 4. 設(shè)計全加器頂層文件設(shè)計全加器頂層文件4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層次化設(shè)計流程層次化設(shè)計流程 4.

11、設(shè)計全加器頂層文件設(shè)計全加器頂層文件4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層次化設(shè)計流程層次化設(shè)計流程 4. 設(shè)計全加器頂層文件設(shè)計全加器頂層文件4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.1 層次化設(shè)計流程層次化設(shè)計流程 5. 將設(shè)計項目進行時序仿真將設(shè)計項目進行時序仿真 4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 1. 計數(shù)器設(shè)計計數(shù)器設(shè)計 (1) 設(shè)計電路原理圖設(shè)計電路原理圖 (2) 建立工程建立工程 4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 (2)建立工程建立工程雙十進制計數(shù)器74

12、390l1CLR 計數(shù)器1 清零l1CLKA 1QA進行二進制計數(shù)l1CLKB 1QB1QC1QD進行五進制計數(shù)（D為高位）l2CLR 計數(shù)器2 清零l2CLKA 2QA進行二進制計數(shù)l2CLKB 2QB2QC2QD進行五進制計數(shù)（D為高位）4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 (3) 系統(tǒng)仿真系統(tǒng)仿真 (4) 生成元件符號生成元件符號 向原理圖編輯窗中調(diào)入宏功能元件，直接在上端的向原理圖編輯窗中調(diào)入宏功能元件，直接在上端的Symbol Name欄中鍵入器件的名欄中鍵入器件的名稱，如稱，如74390等，然后點擊等，然后點擊OK鍵即可。如果要了解鍵即可。如果要了解74390內(nèi)部的情況，可

13、以用鼠標在其內(nèi)部的情況，可以用鼠標在其上雙擊。最后根據(jù)圖上雙擊。最后根據(jù)圖3-4在原理圖編輯窗中完成該電路的全部繪制。繪制過程中應(yīng)特別在原理圖編輯窗中完成該電路的全部繪制。繪制過程中應(yīng)特別注意圖形設(shè)計規(guī)則中信號標號和總線的表達方式：注意圖形設(shè)計規(guī)則中信號標號和總線的表達方式： 若將一根細線變成以粗線顯示的總線，可以先將其點擊使其變成紅色，再選若將一根細線變成以粗線顯示的總線，可以先將其點擊使其變成紅色，再選Option選項中的選項中的Line Style ；若在某線上加信號標號，也應(yīng)該在該線某處點擊使其變成紅色，；若在某線上加信號標號，也應(yīng)該在該線某處點擊使其變成紅色，然后鍵入標號名稱，標有相

14、同標號的線段可視作連接線段，但可不必直接連接。對于以然后鍵入標號名稱，標有相同標號的線段可視作連接線段，但可不必直接連接。對于以標號方式進行總線連接可以如圖標號方式進行總線連接可以如圖3-4那樣。例如一根那樣。例如一根8位的總線位的總線bus1(7.0)欲與另欲與另3根分別根分別為為1、3、4位的連線相接，它們的標號可分別表示為位的連線相接，它們的標號可分別表示為bus1(0)，bus1(3.1)，bus1(7.4)。 1、設(shè)計電路原理圖，頻率計的核心元件之一是含有時鐘使能及進位擴展輸出的十進、設(shè)計電路原理圖，頻率計的核心元件之一是含有時鐘使能及進位擴展輸出的十進制計數(shù)器。為此這里擬用一個雙十

15、進制計數(shù)制計數(shù)器。為此這里擬用一個雙十進制計數(shù)74390和其它一些輔助元件來完成。電路和其它一些輔助元件來完成。電路原理圖如圖原理圖如圖3-4所示。圖中，所示。圖中，74390連接成兩個獨立的十進制計數(shù)器，待測頻率信號連接成兩個獨立的十進制計數(shù)器，待測頻率信號clk通過一個與門進入通過一個與門進入74390的計數(shù)器的計數(shù)器1的時鐘輸入端的時鐘輸入端1CLKA，與門的另一端由計數(shù)使，與門的另一端由計數(shù)使能信號能信號enb控制：當控制：當enb = 1 時允許計數(shù)；時允許計數(shù)；enb = 0 時禁止計數(shù)。計數(shù)器時禁止計數(shù)。計數(shù)器1的的4位輸出位輸出q3、q2、q1和和q0并成總線表達方式即并成總線

16、表達方式即q3.0，由圖，由圖3-4左下角的左下角的OUTPUT輸出輸出端口向外輸出計數(shù)值，同時由一個端口向外輸出計數(shù)值，同時由一個4輸入與門和兩個反相器構(gòu)成進位信號進入第輸入與門和兩個反相器構(gòu)成進位信號進入第2個計個計數(shù)器的時鐘輸入端數(shù)器的時鐘輸入端2CLKA。 第第2個計數(shù)器的個計數(shù)器的4位計數(shù)輸出是位計數(shù)輸出是q7、q6、q5和和q4，總線輸出信號是，總線輸出信號是q7.4。這兩。這兩個計數(shù)器的總的進位信號，即可用于擴展輸出的進位信號由一個個計數(shù)器的總的進位信號，即可用于擴展輸出的進位信號由一個6輸入與門和兩個反輸入與門和兩個反相器產(chǎn)生，由相器產(chǎn)生，由cout輸出。輸出。clr是計數(shù)器的

17、清零信號。是計數(shù)器的清零信號。 2、計數(shù)器電路實現(xiàn)，在此首先從實現(xiàn)圖、計數(shù)器電路實現(xiàn)，在此首先從實現(xiàn)圖3-4所示的電路的繪制和測試開始，用鼠標雙所示的電路的繪制和測試開始，用鼠標雙擊擊“Enter Symbol”窗中窗中Symbol Libraries欄的欄的e:maxplus2max2libmf的宏功能元的宏功能元件庫，于是可以在件庫，于是可以在Symbol Files欄中看到絕大多數(shù)欄中看到絕大多數(shù)74系列的元件（圖系列的元件（圖3-5）。這些器）。這些器件的詳細功能及其它們的邏輯真值表可以通過查閱件的詳細功能及其它們的邏輯真值表可以通過查閱“Help”選項來獲得。為了查閱選項來獲得。為了

18、查閱74390的功能，可如圖的功能，可如圖3-6所示，在所示，在Help菜單中選菜單中選Old-Style Macrofunctions項，然后項，然后選選Counters項。項。 兩位十進制計數(shù)器工作波形設(shè)計思路：l 在1秒中通過x 個周期，其頻率為x赫茲l 在a秒中通過N個周期，其頻率x滿足： 周期= ，即l 在CLK周期為2s，F(xiàn)_IN為410ns時，使能信號周期為16個CLK周期，其中8個CLK周期為1， 8個CLK周期為0。計數(shù)器在8個CLK周期中計數(shù)。則：xNa1aNx CLKxNCLKNxxNCLK8818，4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 2. 頻率計主結(jié)構(gòu)電路設(shè)計

19、頻率計主結(jié)構(gòu)電路設(shè)計4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 2. 頻率計主結(jié)構(gòu)電路設(shè)計頻率計主結(jié)構(gòu)電路設(shè)計4.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 3. 時序控制電路設(shè)計時序控制電路設(shè)計4.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 3. 時序控制電路設(shè)計時序控制電路設(shè)計4.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4. 頂層電路設(shè)計頂層電路設(shè)計 4.5 原理圖輸入設(shè)計方法原理圖

20、輸入設(shè)計方法 4. 頂層電路設(shè)計頂層電路設(shè)計 4.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 KHF-5型 FPGA實驗開發(fā)系統(tǒng)簡介l芯片簡介：1、FPGA芯片型號：EP1K100QC208-32、ALTERA公司生產(chǎn)3、集成10萬門4、引腳數(shù)為208系統(tǒng)資源l 50MHz、22.1184MHz、11MHz時鐘l 16個數(shù)據(jù)開關(guān)、4個脈沖開關(guān)、16個LEDl 10個數(shù)碼管：右邊兩個為靜態(tài)顯示，其他8個為動態(tài)顯示l A/D轉(zhuǎn)換：ADC0809（8位）、MAX196（12位）l D/A轉(zhuǎn)換：DAC0800l 44鍵盤、RS485接口、擴展接口、揚聲器、液晶（12864）等引腳

21、設(shè)置I/O口口引腳引腳引腳資源引腳資源clk時鐘PIN_8022.184M晶振F_IN待測頻率PIN_18350M晶振COUT溢出 PIN_103LED管 H0H6十位顯示PIN_170 172 173 174 175 176 177右邊第二個數(shù)碼管a b c d e f g L0L6個位顯示PIN_161 162 163 164 166 167 168右邊第一個數(shù)碼管a b c d e f g引腳設(shè)置步驟l打開編譯好的工程；l選擇菜單AssignmentAssignment Editor在出現(xiàn)的對話框中將Category項改為PIN；l在下面的表格中雙擊To下面的列選擇待分配的輸入輸出口，雙

22、擊Location選擇FPGA上相應(yīng)的引腳；l把所有引腳設(shè)置完成后對工程編譯。選菜單AssignmentAssignment Editor在頁面中Category選 Pin 進行設(shè)置，如下圖： 程序下載步驟l 安裝KHF-5型實驗開發(fā)系統(tǒng)軟件；（如果安裝過可省略此步驟）l 打開KHF-5型實驗開發(fā)系統(tǒng)軟件；l 連接實驗箱電源線和串口線，打開電源開關(guān)；l 點頁面左邊的“串口設(shè)置”選擇下載用的串口l 點擊“器件選擇”選“EP1K100”l 點擊“文件下載”選擇工程目錄，在右邊“文件下載”選中后綴為.pof的文件，點擊下面的“寫CPLD”按鈕，如果設(shè)置正確會看到下載進度。當進度為100%時下載完畢。

23、KHF-5型 實驗開發(fā)系統(tǒng)界面串口設(shè)定對話框器件選擇對話框文件下載對話框4.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法 4.5.3 74系列宏模塊邏輯功能真值表查詢系列宏模塊邏輯功能真值表查詢 4.6 keep屬性應(yīng)用屬性應(yīng)用 4.6 keep屬性應(yīng)用屬性應(yīng)用 4.7 SignalProbe使用方法使用方法 4.8 Settings設(shè)置設(shè)置 （1）修改工程設(shè)置。）修改工程設(shè)置。（2）指定）指定HDL設(shè)置。設(shè)置。（3）指定時序設(shè)置。）指定時序設(shè)置。（4）指定編譯器設(shè)置。）指定編譯器設(shè)置。（5）指定仿真器設(shè)置。）指定仿真器設(shè)置。（6）指定軟件構(gòu)建設(shè)置。）指定軟件構(gòu)建設(shè)置。（7）指定）指定HardCo

24、py時序設(shè)置。時序設(shè)置。 4.9 適配器適配器Fitter設(shè)置設(shè)置 4.10 HDL版本設(shè)置及版本設(shè)置及Analysis & Synthesis功能功能 Analysis & Synthesis構(gòu)建單個工程數(shù)據(jù)庫，將所有設(shè)計文構(gòu)建單個工程數(shù)據(jù)庫，將所有設(shè)計文件集成在設(shè)計實體或工程層次結(jié)構(gòu)中。件集成在設(shè)計實體或工程層次結(jié)構(gòu)中。 編譯報告窗口和編譯報告窗口和Report窗口的信息區(qū)域顯示出窗口的信息區(qū)域顯示出Analysis & Synthesis生成的任何信息。生成的任何信息。Status窗口記錄工程編譯期間在窗口記錄工程編譯期間在Analysis & Synth

25、esis中處理所花的時間。中處理所花的時間。 4.11 Chip Planner應(yīng)用應(yīng)用 4.11.1 Chip Planner應(yīng)用實例應(yīng)用實例 4.11 Chip Planner應(yīng)用應(yīng)用 4.11.1 Chip Planner應(yīng)用實例應(yīng)用實例 4.11 Chip Planner應(yīng)用應(yīng)用 4.11.2 Chip Planner功能說明功能說明 4.11 Chip Planner應(yīng)用應(yīng)用 4.11.2 Chip Planner功能說明功能說明 4.11 Chip Planner應(yīng)用應(yīng)用 4.11.3 利用利用Change Manager檢測底層邏輯檢測底層邏輯 （1）更改編號。）更改編號。（2）

26、節(jié)點名稱（）節(jié)點名稱（Node Name）。）。（3）更改類型（）更改類型（Change Type）。）。（4）舊值（）舊值（Old Value）。）。（5）目標值（）目標值（Target Value）。）。（6）當前值（）當前值（Current Value）。）。（7）用戶添加的有關(guān)）用戶添加的有關(guān)ECO更改的備注。更改的備注。（8）狀態(tài)（）狀態(tài)（Status） 1、待定、待定2、已應(yīng)用、已應(yīng)用3、無效、無效4、未應(yīng)用、未應(yīng)用 4.12 Synplify Pro的應(yīng)用及其與的應(yīng)用及其與Quartus II接口接口 4.12.1 Synplify Pro設(shè)計指南設(shè)計指南1啟動啟動Synplif

27、y4.12 Synplify Pro的應(yīng)用及其與的應(yīng)用及其與Quartus II接口接口 4.12.1 Synplify Pro設(shè)計指南設(shè)計指南2創(chuàng)建工程創(chuàng)建工程4.12 Synplify Pro的應(yīng)用及其與的應(yīng)用及其與Quartus II接口接口 4.12.1 Synplify Pro設(shè)計指南設(shè)計指南3加入源文件加入源文件 4選擇頂層文件選擇頂層文件5設(shè)置工程屬性設(shè)置工程屬性 4.12 Synplify Pro的應(yīng)用及其與的應(yīng)用及其與Quartus II接口接口 4.12.1 Synplify Pro設(shè)計指南設(shè)計指南6綜合前設(shè)置約束綜合前設(shè)置約束 7綜合綜合8檢測結(jié)果檢測結(jié)果4.12 Syn

28、plify Pro的應(yīng)用及其與的應(yīng)用及其與Quartus II接口接口 4.12.2 Synplify Pro與與Quartus II的接口方法的接口方法 4.12 Synplify Pro的應(yīng)用及其與的應(yīng)用及其與Quartus II接口接口 4.12.2 Synplify Pro與與Quartus II的接口方法的接口方法 1Synplify軟件路徑設(shè)置軟件路徑設(shè)置 4.12 Synplify Pro的應(yīng)用及其與的應(yīng)用及其與Quartus II接口接口 4.12.2 Synplify Pro與與Quartus II的接口方法的接口方法 2設(shè)置設(shè)置Synplify Pro綜合器綜合器 習習 題

29、題4-1 歸納利用歸納利用Quartus II進行進行VHDL文本輸入設(shè)計的流程：從文件輸入一直到文本輸入設(shè)計的流程：從文件輸入一直到SignalTapII測試。測試。4-2 由圖由圖4-35和圖和圖4-36，詳細說明工程，詳細說明工程CNT10的硬件工作情況。的硬件工作情況。4-3 如何為設(shè)計中的如何為設(shè)計中的SignalTap II加入獨立采樣時鐘？試給出完整的程序和對它的加入獨立采樣時鐘？試給出完整的程序和對它的實測結(jié)果。實測結(jié)果。4-4 參考參考Quartus II的的Help，詳細說明，詳細說明Assignments菜單中菜單中Settings對話框的功能。對話框的功能。(1) 說明

30、其中的說明其中的Timing Requirements & Qptions的功能、使用方法和檢測途徑。的功能、使用方法和檢測途徑。(2) 說明其中的說明其中的Compilation Process的功能和使用方法。的功能和使用方法。(3) 說明說明Analysis & Synthesis Setting的功能和使用方法，以及其中的的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。的功能和使用方法。(4) 說明說明Fitter Settings中的中的Design Assistant和和Simulator功能，舉例說明它們的

31、功能，舉例說明它們的使用方法。使用方法。4-5 概述概述Assignments菜單中菜單中Assignment Editor的功能，舉例說明。的功能，舉例說明。習習 題題4-6 用用74148和與非門實現(xiàn)和與非門實現(xiàn)8421BCD優(yōu)先編碼器，用三片優(yōu)先編碼器，用三片74139組成一個組成一個5-24譯碼譯碼器。器。4-7 用用74283加法器和邏輯門設(shè)計實現(xiàn)一位加法器和邏輯門設(shè)計實現(xiàn)一位8421BCD碼加法器電路，輸入輸出均是碼加法器電路，輸入輸出均是BCD碼，碼，CI為低位的進位信號，為低位的進位信號，CO為高位的進位信號，輸入為兩個為高位的進位信號，輸入為兩個1位十進制數(shù)位十進制數(shù)A，輸出

32、用，輸出用S表示。表示。4-8 用原理圖輸入方式設(shè)計一個用原理圖輸入方式設(shè)計一個7人表決電路，參加表決者人表決電路，參加表決者7人，同意為人，同意為1，不同意，不同意為為0，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。4-9 基于原理圖輸入方式，用基于原理圖輸入方式，用D觸發(fā)器構(gòu)成按循環(huán)碼觸發(fā)器構(gòu)成按循環(huán)碼(000-001-011-111-101-100-000)規(guī)律工作的六進制同步計數(shù)器。規(guī)律工作的六進制同步計數(shù)器。4-10 基于原理圖輸入方式，應(yīng)用基于原理圖輸入方式，應(yīng)用4位全加器和位全加器和74374構(gòu)成構(gòu)成4位二進制加法計數(shù)器。位二進制加法計數(shù)器。如果使用如果使用74299、74373、D觸發(fā)器和非門來完成上述功能，應(yīng)該有怎樣的電路？觸發(fā)器和非門來完成上述功能，應(yīng)該有怎樣的電路？4-11 用一片用一片74163和兩片和兩片74138構(gòu)成一個具有構(gòu)成一個具有12路脈沖輸出的數(shù)據(jù)分配器。要求路脈沖輸出的數(shù)據(jù)分配器。要求在原理圖上標明第在原理圖上標明第1路到第路到第12路輸出的位置。若改用一片路輸出的位置。若改用一片74195代替以上的代替以上的74163，試完成同樣的設(shè)計。試完成同樣的設(shè)計。4-12 用同