第2章組合邏輯.

1、第第2章組合邏輯章組合邏輯2.1 組合邏輯分析組合邏輯分析2.2 組合邏輯設(shè)計(jì)組合邏輯設(shè)計(jì) 2.3 組合邏輯電路的等價(jià)交換組合邏輯電路的等價(jià)交換 2.4 數(shù)據(jù)選擇器與分配器數(shù)據(jù)選擇器與分配器2.5 譯碼器和編碼器譯碼器和編碼器2.6 數(shù)據(jù)比較器和加法器數(shù)據(jù)比較器和加法器2.7 奇偶校驗(yàn)器奇偶校驗(yàn)器本章要求本章要求l 1、理解理解數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、編碼數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、編碼器等中規(guī)模部件的基本原理；器等中規(guī)模部件的基本原理；l 2、掌握掌握使用數(shù)據(jù)選擇器和譯碼器設(shè)計(jì)組合邏輯電使用數(shù)據(jù)選擇器和譯碼器設(shè)計(jì)組合邏輯電路的方法；路的方法；l 3、了解了解其他組合邏輯電路的原理

2、。其他組合邏輯電路的原理。l 重點(diǎn)重點(diǎn)：組合邏輯電路的分析、組合邏輯電路的設(shè)組合邏輯電路的分析、組合邏輯電路的設(shè)計(jì)、計(jì)、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、編碼器數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、編碼器等中規(guī)模部件的基本原理和應(yīng)用。等中規(guī)模部件的基本原理和應(yīng)用。第第2章組合邏輯章組合邏輯l 組合邏輯分析組合邏輯分析就是根據(jù)已知邏輯電路圖，找出組就是根據(jù)已知邏輯電路圖，找出組合邏輯電路的輸入與輸出關(guān)系，確定在什么樣的合邏輯電路的輸入與輸出關(guān)系，確定在什么樣的輸入取值組合下對(duì)應(yīng)的輸出為輸入取值組合下對(duì)應(yīng)的輸出為“1”，即，即求出電路求出電路的的邏輯功能邏輯功能。2.1 組合邏輯分析組合邏輯分析l 組合邏

3、輯電路組合邏輯電路與與時(shí)序邏輯電路時(shí)序邏輯電路l 組合邏輯電路組合邏輯電路: : 電路電路任意時(shí)刻的輸出僅僅取決于任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入信號(hào)的狀態(tài)該時(shí)刻的輸入信號(hào)的狀態(tài)，而，而與電路與電路原來(lái)的狀態(tài)原來(lái)的狀態(tài)無(wú)關(guān)無(wú)關(guān)。l 時(shí)序邏輯電路時(shí)序邏輯電路：電路任意時(shí)刻的輸出狀態(tài)不僅取：電路任意時(shí)刻的輸出狀態(tài)不僅取決于決于該時(shí)刻的輸入信號(hào)的狀態(tài)該時(shí)刻的輸入信號(hào)的狀態(tài)，而且還與電路，而且還與電路原原來(lái)的狀態(tài)來(lái)的狀態(tài)有關(guān)有關(guān)。(簡(jiǎn)稱(chēng)簡(jiǎn)稱(chēng)時(shí)序電路時(shí)序電路)。2.1 組合邏輯分析組合邏輯分析l 2.1.1 逐級(jí)電平推導(dǎo)法逐級(jí)電平推導(dǎo)法l 方法方法：先假設(shè)輸出為邏輯先假設(shè)輸出為邏輯1或或0，然后逐級(jí)

4、向前推，然后逐級(jí)向前推導(dǎo)，直到確定輸入的邏輯值。導(dǎo)，直到確定輸入的邏輯值。l 【例【例1】分析圖中所示的邏輯電路】分析圖中所示的邏輯電路。采用逐級(jí)電平推導(dǎo)法采用逐級(jí)電平推導(dǎo)法: : 由由F=1,F=1,知知X X1 1=0=0或或X X2 2=0=0由由X X1 1=0,=0,知知A=1,B=1A=1,B=1由由X X2 2=0,=0,知知A=0,B=0A=0,B=0由此可知由此可知: : 當(dāng)輸入量當(dāng)輸入量A A、 B B 都都為為1 1或或0 0時(shí)，輸出時(shí)，輸出F=1F=1。因此這。因此這是判別是判別兩個(gè)輸入量?jī)蓚€(gè)輸入量A A和和B B是否相是否相等的邏輯電路等的邏輯電路。第第2章組合邏輯章

5、組合邏輯l 2.1.2 列寫(xiě)邏輯表達(dá)式法列寫(xiě)邏輯表達(dá)式法l 方法方法：寫(xiě)出邏輯表達(dá)式，化簡(jiǎn)，分析邏輯功能。：寫(xiě)出邏輯表達(dá)式，化簡(jiǎn)，分析邏輯功能。l 【例【例2】指出圖中所示電路的邏輯功能】指出圖中所示電路的邏輯功能。采用逐級(jí)電平法不方便，而采用逐級(jí)電平法不方便，而寫(xiě)出邏輯表達(dá)式就比較方便：寫(xiě)出邏輯表達(dá)式就比較方便：DCBADCBACCBAF)(該電路邏輯功能：該電路邏輯功能：四輸入或四輸入或門(mén)門(mén)。CBACCBACBA2.1 組合邏輯分析組合邏輯分析l 2.1.3 數(shù)字波形圖分析法數(shù)字波形圖分析法l 方法方法：對(duì)邏輯門(mén)的所有輸入變量施以輸入波形，：對(duì)邏輯門(mén)的所有輸入變量施以輸入波形，逐級(jí)畫(huà)出各個(gè)

6、門(mén)電路的輸出波形，乃至畫(huà)出最后逐級(jí)畫(huà)出各個(gè)門(mén)電路的輸出波形，乃至畫(huà)出最后的輸出波形。的輸出波形。l 【例例3】圖圖(a)所示的邏輯電路有所示的邏輯電路有A,B,C,D四個(gè)變四個(gè)變量，輸入波形如圖量，輸入波形如圖(b)所示。畫(huà)出所示。畫(huà)出X1，X2，X3，X4及最后輸出及最后輸出F的數(shù)字波形圖。的數(shù)字波形圖。2.1 組合邏輯分析組合邏輯分析2.1 組合邏輯分析組合邏輯分析l 2.1.4 列寫(xiě)邏輯電路真值表法列寫(xiě)邏輯電路真值表法l 方法方法：寫(xiě)出邏輯表達(dá)式，化簡(jiǎn)，列出真值表，找：寫(xiě)出邏輯表達(dá)式，化簡(jiǎn)，列出真值表，找出輸出為出輸出為“1”的組合，分析其功能。的組合，分析其功能。l 【例例4】分析圖中

7、所示電路的邏輯功能。分析圖中所示電路的邏輯功能。CBBABACABACBBAF)()(ABCF00000011010101111001101111001110由真值表看出：當(dāng)由真值表看出：當(dāng)ABC組合為組合為001、010、011、100、101時(shí)，輸出時(shí)，輸出F為為1。2.1 組合邏輯分析組合邏輯分析l 2.1.5 組合邏輯中的競(jìng)爭(zhēng)冒險(xiǎn)組合邏輯中的競(jìng)爭(zhēng)冒險(xiǎn)l 1、什么是競(jìng)爭(zhēng)冒險(xiǎn)？、什么是競(jìng)爭(zhēng)冒險(xiǎn)？l 前面討論組合邏輯電路時(shí)，都是假定輸入和輸出前面討論組合邏輯電路時(shí)，都是假定輸入和輸出信號(hào)已處于穩(wěn)定狀態(tài)下來(lái)分析的。下面討論信號(hào)信號(hào)已處于穩(wěn)定狀態(tài)下來(lái)分析的。下面討論信號(hào)在狀態(tài)轉(zhuǎn)換過(guò)程中，有些電路

8、出現(xiàn)的一種現(xiàn)象在狀態(tài)轉(zhuǎn)換過(guò)程中，有些電路出現(xiàn)的一種現(xiàn)象競(jìng)爭(zhēng)冒險(xiǎn)。競(jìng)爭(zhēng)冒險(xiǎn)。l 在組合電路中，當(dāng)邏輯門(mén)有兩個(gè)在組合電路中，當(dāng)邏輯門(mén)有兩個(gè)互補(bǔ)互補(bǔ)輸入信號(hào)輸入信號(hào)同同時(shí)向相反狀態(tài)變化時(shí)向相反狀態(tài)變化時(shí)，輸出端時(shí)，輸出端可能可能產(chǎn)生過(guò)渡干擾產(chǎn)生過(guò)渡干擾脈沖的現(xiàn)象稱(chēng)為脈沖的現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)冒險(xiǎn)競(jìng)爭(zhēng)冒險(xiǎn)。2.1 組合邏輯分析組合邏輯分析l 例如例如，圖所示電路中，理論上，圖所示電路中，理論上， 。按照電路。按照電路的表達(dá)式，應(yīng)為：的表達(dá)式，應(yīng)為：AB 1AABAABF但是實(shí)際上但是實(shí)際上,B是由是由A經(jīng)反相器經(jīng)反相器延遲延遲后到達(dá)與非門(mén)，所以后到達(dá)與非門(mén)，所以B的變化落后于的變化落后于A(yíng)的變化，從而的變化，

9、從而F信號(hào)卻出現(xiàn)了負(fù)向窄脈沖。信號(hào)卻出現(xiàn)了負(fù)向窄脈沖。我們把這種兩個(gè)互補(bǔ)信號(hào)同時(shí)向相反狀態(tài)變化的現(xiàn)象我們把這種兩個(gè)互補(bǔ)信號(hào)同時(shí)向相反狀態(tài)變化的現(xiàn)象叫叫競(jìng)爭(zhēng)競(jìng)爭(zhēng)。當(dāng)當(dāng)A先由先由0變?yōu)樽優(yōu)?，B后由后由1變?yōu)樽優(yōu)?，他們，他們存在同時(shí)為存在同時(shí)為1的情況，故的情況，故F不不恒為恒為1，會(huì)會(huì)產(chǎn)生干擾脈沖。產(chǎn)生干擾脈沖。當(dāng)當(dāng)A先由先由1變?yōu)樽優(yōu)?，B后由后由0變?yōu)樽優(yōu)?，他們，他們不存在同時(shí)為不存在同時(shí)為1的情況，故的情況，故F恒為恒為1，不會(huì)不會(huì)產(chǎn)生干擾脈沖。產(chǎn)生干擾脈沖?？梢?jiàn)，存在競(jìng)爭(zhēng)現(xiàn)象的電路可見(jiàn)，存在競(jìng)爭(zhēng)現(xiàn)象的電路不一定不一定都產(chǎn)生過(guò)渡干擾脈沖，只是存都產(chǎn)生過(guò)渡干擾脈沖，只是存在產(chǎn)生過(guò)渡干擾脈

10、沖的危險(xiǎn)而已，故稱(chēng)其為在產(chǎn)生過(guò)渡干擾脈沖的危險(xiǎn)而已，故稱(chēng)其為競(jìng)爭(zhēng)冒險(xiǎn)競(jìng)爭(zhēng)冒險(xiǎn)。2.1 組合邏輯分析組合邏輯分析l 2、如何消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象？、如何消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象？l (1)加選通脈沖加選通脈沖 BCBABCBAF當(dāng)當(dāng)A=C=11BBF解決解決：在接收了輸入信號(hào)并且電路達(dá)到了新的穩(wěn)態(tài)之：在接收了輸入信號(hào)并且電路達(dá)到了新的穩(wěn)態(tài)之后，才加入后，才加入選通脈沖選通脈沖。2.1 組合邏輯分析組合邏輯分析l (2)修改邏輯設(shè)計(jì)修改邏輯設(shè)計(jì)l 上例中，我們可以把表達(dá)式變換一下，根據(jù)常用上例中，我們可以把表達(dá)式變換一下，根據(jù)常用布爾公式可知：布爾公式可知：l 上式增加了上式增加了AC項(xiàng)以后，函數(shù)關(guān)系不變，但

11、當(dāng)項(xiàng)以后，函數(shù)關(guān)系不變，但當(dāng)A=C=1時(shí)，輸出時(shí)，輸出F恒為恒為，不再產(chǎn)生干擾脈沖。，不再產(chǎn)生干擾脈沖。所以，把電路按上式修改，即可消除競(jìng)爭(zhēng)冒險(xiǎn)。所以，把電路按上式修改，即可消除競(jìng)爭(zhēng)冒險(xiǎn)。ACBCBABCBAF2.2 組合邏輯設(shè)計(jì)組合邏輯設(shè)計(jì)l 2.2.1組合邏輯設(shè)計(jì)步驟組合邏輯設(shè)計(jì)步驟l 組合邏輯設(shè)計(jì)組合邏輯設(shè)計(jì)組合邏輯電路的設(shè)計(jì)，根據(jù)課組合邏輯電路的設(shè)計(jì)，根據(jù)課題要求確定電路的邏輯功能，畫(huà)出實(shí)現(xiàn)該功能的題要求確定電路的邏輯功能，畫(huà)出實(shí)現(xiàn)該功能的邏輯電路。邏輯電路。l 設(shè)計(jì)步驟設(shè)計(jì)步驟：2.2.2 一般組合邏輯設(shè)計(jì)一般組合邏輯設(shè)計(jì)l 例例：設(shè)計(jì)一個(gè)多數(shù)表決電路，以判斷：設(shè)計(jì)一個(gè)多數(shù)表決電路，

12、以判斷A、B、C三三人中是否多數(shù)贊同。人中是否多數(shù)贊同。解：解：(1)輸入變量：輸入變量：A、B、C，“1”表表示贊同，示贊同，“0”表示反對(duì)；表示反對(duì)；輸出變量：輸出變量：F， “1”表示多數(shù)贊同，表示多數(shù)贊同，“0”表示多數(shù)反對(duì)。表示多數(shù)反對(duì)。列出真值表。列出真值表。 (2)寫(xiě)出邏輯表達(dá)式并化簡(jiǎn)寫(xiě)出邏輯表達(dá)式并化簡(jiǎn)。BCACABABCCABCBABCAY BCACABBCACABY 2.2.2一般組合邏輯設(shè)計(jì)一般組合邏輯設(shè)計(jì)l 例例：在舉重比賽中，有：在舉重比賽中，有3名裁判，其中名裁判，其中1名為主裁名為主裁判。當(dāng)有兩名以上裁判（其中必須有判。當(dāng)有兩名以上裁判（其中必須有1名主裁判）名主

13、裁判）認(rèn)為運(yùn)動(dòng)員舉杠鈴合格，就按動(dòng)電鈕，可發(fā)出成認(rèn)為運(yùn)動(dòng)員舉杠鈴合格，就按動(dòng)電鈕，可發(fā)出成績(jī)有效的信號(hào)。請(qǐng)?jiān)O(shè)計(jì)該組合邏輯電路?？?jī)有效的信號(hào)。請(qǐng)?jiān)O(shè)計(jì)該組合邏輯電路。解：三個(gè)裁判為三個(gè)輸入變量解：三個(gè)裁判為三個(gè)輸入變量A、B、C，其中其中A為主裁判，為主裁判，Y為成績(jī)是否有效的信號(hào)為成績(jī)是否有效的信號(hào)輸出；輸出；輸入：合格為輸入：合格為1，不合格為，不合格為0；輸出：成績(jī)有效為輸出：成績(jī)有效為1，無(wú)效為，無(wú)效為0 。列出真值表。列出真值表。A B C Y 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100000111ACABACABY2.2.3 利用任意項(xiàng)的邏輯設(shè)

14、計(jì)利用任意項(xiàng)的邏輯設(shè)計(jì)l 例例：用與非門(mén)設(shè)計(jì)一個(gè)判別電路，判別：用與非門(mén)設(shè)計(jì)一個(gè)判別電路，判別8421碼的碼的十進(jìn)制的值十進(jìn)制的值=5。l 要求用與非門(mén)實(shí)現(xiàn)。要求用與非門(mén)實(shí)現(xiàn)。解解：設(shè)輸入變量為：設(shè)輸入變量為A、B、C、D，輸出變量為輸出變量為F。 當(dāng)當(dāng) ABCD=0101時(shí)，時(shí)， F=1；當(dāng)；當(dāng)ABCD0101時(shí)，時(shí)，F(xiàn)=0。A、B、C、D的取值不可能出現(xiàn)的取值不可能出現(xiàn) 10101111。由此可列出要設(shè)計(jì)的。由此可列出要設(shè)計(jì)的電路的真值表：電路的真值表：A B C DF0 0 0 000 0 0 100 0 1 000 0 1 100 1 0 000 1 0 110 1 1 01 0 1

15、1 11 1 0 0 011 0 0 111 0 1 01 0 1 11 1 0 0 1 1 0 11 1 1 01 1 1 12.2.3 利用任意項(xiàng)的邏輯設(shè)計(jì)利用任意項(xiàng)的邏輯設(shè)計(jì)l 由真值表寫(xiě)出邏輯表達(dá)式并化簡(jiǎn)。由真值表寫(xiě)出邏輯表達(dá)式并化簡(jiǎn)。A B C DF0 0 0 000 0 0 100 0 1 000 0 1 100 1 0 000 1 0 110 1 1 01 0 1 1 11 1 0 0 011 0 0 111 0 1 01 0 1 11 1 0 0 1 1 0 11 1 1 01 1 1 1A+BC+BD=F2.2.3 利用任意項(xiàng)的邏輯設(shè)計(jì)利用任意項(xiàng)的邏輯設(shè)計(jì)l 表達(dá)式要求用表達(dá)

16、式要求用與非門(mén)與非門(mén)實(shí)現(xiàn)，電路圖如下：實(shí)現(xiàn)，電路圖如下：ABCBDABCBDABCBDF +=2.3 組合邏輯電路的等價(jià)交換組合邏輯電路的等價(jià)交換l 2.3.1 狄摩根定理的應(yīng)用狄摩根定理的應(yīng)用l 1、與非門(mén)、非或門(mén)等價(jià)性、與非門(mén)、非或門(mén)等價(jià)性 l 2、非與門(mén)、或非門(mén)等價(jià)性、非與門(mén)、或非門(mén)等價(jià)性 BAABBABA2.3.2 與非門(mén)、或非門(mén)作為通用元件與非門(mén)、或非門(mén)作為通用元件 l 一個(gè)邏輯函數(shù)，可以用一個(gè)邏輯函數(shù)，可以用“與非門(mén)與非門(mén)”實(shí)現(xiàn)，可以用實(shí)現(xiàn)，可以用“或非門(mén)或非門(mén)”實(shí)現(xiàn)，也可以用實(shí)現(xiàn)，也可以用“與或非門(mén)與或非門(mén)”實(shí)現(xiàn)。實(shí)現(xiàn)。 這種邏輯變換帶來(lái)了很大靈活性。這種邏輯變換帶來(lái)了很大靈活性

17、。l 但我們要考慮的是：但我們要考慮的是：n你手頭有什么邏輯器件？你手頭有什么邏輯器件？n設(shè)計(jì)中以節(jié)省器件為目標(biāo)，還是提高工作速度設(shè)計(jì)中以節(jié)省器件為目標(biāo)，還是提高工作速度為目標(biāo)？為目標(biāo)？n特別是要考慮信號(hào)經(jīng)過(guò)門(mén)的級(jí)數(shù)越多，傳輸延特別是要考慮信號(hào)經(jīng)過(guò)門(mén)的級(jí)數(shù)越多，傳輸延遲時(shí)間就越長(zhǎng)。遲時(shí)間就越長(zhǎng)。2.3.2 與非門(mén)、或非門(mén)作為通用元件與非門(mén)、或非門(mén)作為通用元件l 例：例：與非門(mén)與非門(mén)作為通用元件，如圖所示。作為通用元件，如圖所示。 注意注意：信號(hào)每經(jīng)過(guò)一級(jí)與非門(mén)，延遲時(shí)間為一個(gè)：信號(hào)每經(jīng)過(guò)一級(jí)與非門(mén)，延遲時(shí)間為一個(gè)ty 。因此在（因此在（b ）、（）、（ c）情況下傳輸延遲為）情況下傳輸延遲為2

18、ty。 2.3.2 與非門(mén)、或非門(mén)作為通用元件與非門(mén)、或非門(mén)作為通用元件l 例：例：或非門(mén)或非門(mén)作為通用元件，如圖所示。作為通用元件，如圖所示。 2.3.3 利用與非門(mén)非或門(mén)進(jìn)行等價(jià)變換利用與非門(mén)非或門(mén)進(jìn)行等價(jià)變換 l 左邊的邏輯門(mén)電路實(shí)現(xiàn)左邊的邏輯門(mén)電路實(shí)現(xiàn)與或與或運(yùn)算，中間輸出與輸運(yùn)算，中間輸出與輸入帶兩個(gè)小圓圈符號(hào)，它表示入帶兩個(gè)小圓圈符號(hào)，它表示“非非”運(yùn)算，連續(xù)運(yùn)算，連續(xù)兩個(gè)非，可以將非符號(hào)（小圓圈）取消，因此等兩個(gè)非，可以將非符號(hào)（小圓圈）取消，因此等價(jià)于右邊的邏輯電路。顯然右邊邏輯電路的傳輸價(jià)于右邊的邏輯電路。顯然右邊邏輯電路的傳輸速度快倍。速度快倍。 2.3.4 邏輯函數(shù)的邏輯

19、函數(shù)的“與或非與或非”門(mén)實(shí)現(xiàn)門(mén)實(shí)現(xiàn) l 將最簡(jiǎn)將最簡(jiǎn)“與或與或”表達(dá)式變換為表達(dá)式變換為“與或非與或非”表達(dá)式的方法表達(dá)式的方法有有兩種兩種： n一是對(duì)一是對(duì)F兩次求反；兩次求反；n二是對(duì)二是對(duì) 一次求反。一次求反。l 如何讓信號(hào)傳輸經(jīng)過(guò)門(mén)的如何讓信號(hào)傳輸經(jīng)過(guò)門(mén)的級(jí)數(shù)最少級(jí)數(shù)最少？ F2.3.4 邏輯函數(shù)的邏輯函數(shù)的“與或非與或非”門(mén)實(shí)現(xiàn)門(mén)實(shí)現(xiàn)l 例例：用與或非門(mén)實(shí)現(xiàn)函數(shù)：用與或非門(mén)實(shí)現(xiàn)函數(shù)l (1)對(duì)對(duì)F兩次求反，如兩次求反，如a所示；所示；l (2)對(duì)對(duì) 一次求反，如一次求反，如b所示。所示。 CACBBAFCACBBAFABCCBAFFABCCBACACBBAFF第二種方法第二種方法所得

20、所得之結(jié)果之結(jié)果速度快速度快，信號(hào)傳輸只經(jīng)過(guò)信號(hào)傳輸只經(jīng)過(guò)兩級(jí)門(mén)兩級(jí)門(mén)。 2.4 數(shù)據(jù)選擇器與分配器數(shù)據(jù)選擇器與分配器l 2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 什么是數(shù)據(jù)選擇器什么是數(shù)據(jù)選擇器(MUX)l 數(shù)據(jù)選擇器又稱(chēng)：多路轉(zhuǎn)換器、多路開(kāi)關(guān)。數(shù)據(jù)選擇器又稱(chēng)：多路轉(zhuǎn)換器、多路開(kāi)關(guān)。 l 定義定義：是：是多路輸入多路輸入、單路輸出單路輸出的組合邏輯構(gòu)件。的組合邏輯構(gòu)件。 即：決定哪一路數(shù)據(jù)能夠被輸出。即：決定哪一路數(shù)據(jù)能夠被輸出。2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 四選一四選一74LS153 選擇輸入選擇輸入端端 ：A、B；數(shù)據(jù)輸出數(shù)據(jù)輸出端端 ：1Y、2Y數(shù)據(jù)輸入數(shù)據(jù)輸入端：端：1C01C3、2

21、C02C3選通輸入選通輸入端：端：1G、2G（低電平有效）（低電平有效） iiiDMBACCABACBCABF32102.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 八選一八選一74LS1531選擇選擇輸入端輸入端 ：A、B、C；數(shù)據(jù)數(shù)據(jù)輸入端輸入端 ：D0D7選通選通輸入端：輸入端：STROBE(低電平有效低電平有效)反碼反碼數(shù)據(jù)輸出端數(shù)據(jù)輸出端 :W；數(shù)據(jù)輸出端；數(shù)據(jù)輸出端 :Y 70710iiiDmCBADADBCDABCY2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 數(shù)據(jù)選擇器的典型應(yīng)用有以下幾個(gè)方面：數(shù)據(jù)選擇器的典型應(yīng)用有以下幾個(gè)方面： n 作作數(shù)據(jù)選擇數(shù)據(jù)選擇，以實(shí)現(xiàn)多路信號(hào)分時(shí)傳送。，以實(shí)現(xiàn)多路信號(hào)分

22、時(shí)傳送。 n 實(shí)現(xiàn)實(shí)現(xiàn)組合邏輯函數(shù)組合邏輯函數(shù)。 n 在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)并并串轉(zhuǎn)換串轉(zhuǎn)換。 n 產(chǎn)生產(chǎn)生序列信號(hào)序列信號(hào)。 2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù)l 工作原理：工作原理：n對(duì)于對(duì)于n個(gè)地址個(gè)地址輸入的數(shù)據(jù)選擇器的表達(dá)式輸入的數(shù)據(jù)選擇器的表達(dá)式Y(jié)和具和具有有l(wèi)個(gè)變量個(gè)變量輸入的邏輯函數(shù)的輸入的邏輯函數(shù)的最小項(xiàng)之和最小項(xiàng)之和表達(dá)式表達(dá)式F分別為：分別為：n比較比較Y和和F的表達(dá)式可以看出：只要將邏輯函數(shù)的表達(dá)式可以看出：只要將邏輯函數(shù)的輸入變量的輸入變量A、B、C、 加至數(shù)據(jù)選擇器地址加至數(shù)據(jù)選擇器地址輸入端，并適當(dāng)選擇輸入端，并適當(dāng)選擇

23、Di的值，使的值，使F=Y，就可以，就可以用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F。n因此，用因此，用MUX實(shí)現(xiàn)函數(shù)的關(guān)鍵在于如何確定實(shí)現(xiàn)函數(shù)的關(guān)鍵在于如何確定Di的對(duì)應(yīng)值。的對(duì)應(yīng)值。210niiiYm D120liimF2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 確定確定Di的對(duì)應(yīng)值的對(duì)應(yīng)值l ln的情況的情況l l為函數(shù)的輸入變量數(shù)，為函數(shù)的輸入變量數(shù)，n為選用的數(shù)據(jù)選擇器的為選用的數(shù)據(jù)選擇器的地址輸入端數(shù)。地址輸入端數(shù)。 n當(dāng)當(dāng)l=n時(shí)，只要將函數(shù)的輸入變量時(shí)，只要將函數(shù)的輸入變量A、B、C、依次接到依次接到MUX的地址輸入端，根據(jù)函數(shù)的地址輸入端，根據(jù)函數(shù)F所需所需要的最小項(xiàng)，確定要

24、的最小項(xiàng)，確定Di的值的值(0或或1)即可；即可；n當(dāng)當(dāng)ln時(shí)，將數(shù)據(jù)選擇器的高位地址輸入端不時(shí)，將數(shù)據(jù)選擇器的高位地址輸入端不用用(接接0或或1)，其余同上。，其余同上。 2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 例例：試用：試用8選選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：l 解解：由已知得：由已知得：l=n。 l 用卡諾圖求出用卡諾圖求出F的最小項(xiàng)表達(dá)式；的最小項(xiàng)表達(dá)式；CBABAF0ABC00011110011011111)7 , 5 , 4 , 3 , 2 , 1 (),(mCBAF2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 邏輯函數(shù)表達(dá)式邏輯函數(shù)表達(dá)式l 8選選1數(shù)據(jù)選擇器的表達(dá)式為數(shù)

25、據(jù)選擇器的表達(dá)式為l 令令A(yù)2=A，A1=B，A0=C，D1=D2=D3=D4=D5=D7=1，D0=D6=07076543210012)()(iTmiiDDDDDDDDAAADmY)7 , 5 , 4 , 3 , 2 , 1 (),(mCBAF2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 用用8選選1MUX實(shí)現(xiàn)函數(shù)實(shí)現(xiàn)函數(shù)F的邏輯圖如圖所示的邏輯圖如圖所示8選1MUXYA0A2D1D0D3D2D5D4D7D6A1FABC12.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l ln的情況的情況n這種情況不能采用上面所述的簡(jiǎn)單方法。這種情況不能采用上面所述的簡(jiǎn)單方法。n如果從如果從l個(gè)輸入變量中選擇個(gè)輸入變量中選擇n個(gè)直接

26、作為個(gè)直接作為MUX的的地址輸入，那么多余的地址輸入，那么多余的(l-n)個(gè)變量就要反映到個(gè)變量就要反映到MUX的數(shù)據(jù)輸入的數(shù)據(jù)輸入Di端，即端，即Di是多余輸入變量的是多余輸入變量的函數(shù)，簡(jiǎn)稱(chēng)函數(shù)，簡(jiǎn)稱(chēng)余函數(shù)余函數(shù)。n因此設(shè)計(jì)的關(guān)鍵是如何因此設(shè)計(jì)的關(guān)鍵是如何求出余函數(shù)求出余函數(shù)Di。n確定余函數(shù)確定余函數(shù)Di可以采用可以采用代數(shù)法代數(shù)法。2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 例例：試用：試用4選選1MUX實(shí)現(xiàn)三變量函數(shù)：實(shí)現(xiàn)三變量函數(shù)：l 解：首先選擇地址輸入，令解：首先選擇地址輸入，令A(yù)1=A，A0=B，則多，則多余輸入變量為余輸入變量為C，余函數(shù)，余函數(shù)Di=f(c)。 l 確定余函數(shù)確定

27、余函數(shù)Di。 l 用用代數(shù)法代數(shù)法將將F的表達(dá)式變換為與的表達(dá)式變換為與Y相應(yīng)的形式：相應(yīng)的形式：l 對(duì)照對(duì)照Y與與F得：得： CBABCACBACBAF01)(301201101001ABCBACBABACBABCACCBACBABCACBACBAFDAADAADAADAAY0, 13210DCDCDD2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器/應(yīng)用應(yīng)用/實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù)/例例l 畫(huà)出邏輯圖：畫(huà)出邏輯圖：4選1MUXYA0A1D1D0D3D2EFABC110, 13210DCDCDD2.4.1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器l 數(shù)據(jù)選擇器的擴(kuò)展數(shù)據(jù)選擇器的擴(kuò)展 Y Y 74LS251(2) D7 D

28、0 A2A1A0 EN Y Y 74LS251(1) D7 D0 A2A1A0 EN 1 1 D15 D8 D7 D0 A3A2A1A0 S2 S1 Y2 Y1 Y Y2 Y1 A30 時(shí)，1S0、2S1，片(2)禁止、片(1)工作A31時(shí)，1S1、2S0，片(1)禁止、片(2)工作或門(mén)2.4.2 數(shù)據(jù)分配器數(shù)據(jù)分配器l 數(shù)據(jù)分配器數(shù)據(jù)分配器DMUX， 與與MUX相反。相反。 l 定義定義：是單路輸入、多路輸出的組合邏輯構(gòu)件。：是單路輸入、多路輸出的組合邏輯構(gòu)件。 即：決定數(shù)據(jù)從哪一路輸出。即：決定數(shù)據(jù)從哪一路輸出。把二進(jìn)制譯碼器的把二進(jìn)制譯碼器的使能端使能端作為作為數(shù)據(jù)輸入端數(shù)據(jù)輸入端，二進(jìn)

29、制代，二進(jìn)制代碼碼輸入端輸入端作為作為地址碼輸入端地址碼輸入端，則，則帶使能端帶使能端的二進(jìn)制譯的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。碼器就是數(shù)據(jù)分配器。2.4.2 數(shù)據(jù)分配器數(shù)據(jù)分配器l 例例：利用：利用DMUX和和MUX設(shè)計(jì)一個(gè)實(shí)現(xiàn)設(shè)計(jì)一個(gè)實(shí)現(xiàn)8路數(shù)據(jù)傳輸路數(shù)據(jù)傳輸?shù)倪壿嬰娐贰５倪壿嬰娐贰?.5 譯碼器和編碼器譯碼器和編碼器l 2.5.1 譯碼器譯碼器l 譯碼譯碼是編碼的逆過(guò)程，輸入是一組二進(jìn)制代碼是編碼的逆過(guò)程，輸入是一組二進(jìn)制代碼 輸出是一組高低電平信號(hào)（只有一個(gè)定義為有輸出是一組高低電平信號(hào)（只有一個(gè)定義為有效）。效）。l 譯碼器譯碼器：實(shí)現(xiàn)譯碼功能的邏輯電路。：實(shí)現(xiàn)譯碼功能的邏輯電路。l

30、若譯碼器有若譯碼器有n個(gè)輸入信號(hào)，表示輸入為個(gè)輸入信號(hào)，表示輸入為n位的某種位的某種編碼，輸出線(xiàn)有編碼，輸出線(xiàn)有M條，則條，則M2n。l 若若M=2n ，則稱(chēng)為，則稱(chēng)為全譯碼全譯碼；反之，；反之， M2n ，則稱(chēng)為，則稱(chēng)為部分譯碼部分譯碼。l 常用的譯碼器有常用的譯碼器有二進(jìn)制譯碼器二進(jìn)制譯碼器、二二- -十進(jìn)制十進(jìn)制譯碼器譯碼器和和顯示譯碼器顯示譯碼器等。等。2.5.1 譯碼器譯碼器l 1、二進(jìn)制譯碼器、二進(jìn)制譯碼器l 3線(xiàn)線(xiàn)8線(xiàn)譯碼器：線(xiàn)譯碼器： 74LS138BGAGG22*2 譯碼地址輸入端譯碼地址輸入端 ：A、B、C選通端：選通端：G1、 G2A、 G2B譯碼輸出端：譯碼輸出端：Y0

31、Y7（低電平低電平有效）有效）2.5.1 譯碼器譯碼器l 應(yīng)用應(yīng)用：74LS138級(jí)聯(lián)成的級(jí)聯(lián)成的4線(xiàn)線(xiàn)-16線(xiàn)譯碼器線(xiàn)譯碼器 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15 使能 譯碼輸出 A B C D “1” 譯碼輸入 A B C G1 G2A G2B 低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C G1 G2A G2B 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 2.5.1 譯碼器譯碼器l 2、二、二-十進(jìn)制譯碼器十進(jìn)制譯碼器：把二：把二-十進(jìn)制代碼翻譯成十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路

32、。個(gè)十進(jìn)制數(shù)字信號(hào)的電路。l 輸入輸入：十進(jìn)制數(shù)的：十進(jìn)制數(shù)的4位二進(jìn)制編碼（位二進(jìn)制編碼（BCD碼），碼），分別用分別用A3、A2、A1、A0表示；表示；l 輸出輸出：與：與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用個(gè)信號(hào)，用Y9Y0表示。表示。l 由于二由于二-十進(jìn)制譯碼器有十進(jìn)制譯碼器有4根輸入線(xiàn)，根輸入線(xiàn)，10根輸出根輸出線(xiàn)，所以又稱(chēng)為線(xiàn)，所以又稱(chēng)為4線(xiàn)線(xiàn)-10線(xiàn)譯碼器線(xiàn)譯碼器。l 由于由于1024，所以屬于，所以屬于部分譯碼部分譯碼。2.5.1 譯碼器譯碼器l 4線(xiàn)線(xiàn)10線(xiàn)譯碼器：線(xiàn)譯碼器： 74LS42(BCD輸入輸入)輸入端：地址輸入端：地址(A0A3)按按BCD

33、編碼編碼;輸出端：輸出端：(Y0Y9)以低電平譯出以低電平譯出;當(dāng)當(dāng)A0A3為無(wú)效的輸入狀態(tài)時(shí)，所有輸為無(wú)效的輸入狀態(tài)時(shí)，所有輸出端均為高電平。出端均為高電平。2.5.1 譯碼器譯碼器l 3、顯示譯碼器顯示譯碼器：用來(lái)驅(qū)動(dòng)各種顯示器件，從而將：用來(lái)驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀(guān)地顯示出來(lái)的電路。們習(xí)慣的形式直觀(guān)地顯示出來(lái)的電路。l 圖圖(a)是輸出為低電平時(shí)，是輸出為低電平時(shí)，LED發(fā)光，稱(chēng)為發(fā)光，稱(chēng)為低電平低電平驅(qū)動(dòng)驅(qū)動(dòng)；圖；圖(b)是輸出為高電平時(shí)，是輸出為高電平時(shí)，LED發(fā)光，稱(chēng)為發(fā)光，稱(chēng)為高電

34、平驅(qū)動(dòng)高電平驅(qū)動(dòng)；2.5.1 譯碼器譯碼器l LED數(shù)碼管有兩種形式：數(shù)碼管有兩種形式：共陰極電路共陰極電路和和共陽(yáng)極電共陽(yáng)極電路路。abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽(yáng)極+VCCabcdefgh2.5.1 譯碼器譯碼器l 七段譯碼器：七段譯碼器：74LS48l 引腳圖引腳圖 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND2.5.1 譯碼器譯碼器l 功能表功能表2.5.1 譯碼器譯碼

35、器l邏輯功能描述邏輯功能描述l試燈輸入端試燈輸入端/LT：低電平有效。當(dāng)：低電平有效。當(dāng)/LT 0且且/BI=1時(shí)，數(shù)碼管的七段應(yīng)全亮，與輸入的譯碼信號(hào)無(wú)時(shí)，數(shù)碼管的七段應(yīng)全亮，與輸入的譯碼信號(hào)無(wú)關(guān)。本輸入端用于測(cè)試數(shù)碼管的好壞。關(guān)。本輸入端用于測(cè)試數(shù)碼管的好壞。l動(dòng)態(tài)滅零輸入端動(dòng)態(tài)滅零輸入端 /RBI：低電平有效。當(dāng)：低電平有效。當(dāng) /LT 1、 /RBI =0、 /BI=0且譯碼輸入全為且譯碼輸入全為0時(shí)，時(shí)，輸出不顯輸出不顯示示，即，即0字被熄滅；當(dāng)譯碼輸入不全為字被熄滅；當(dāng)譯碼輸入不全為0時(shí)，該位時(shí)，該位正正常顯示常顯示。本輸入端用于消隱無(wú)效的。本輸入端用于消隱無(wú)效的0。如數(shù)據(jù)。如數(shù)據(jù)

36、0034.50可顯示為可顯示為34.5。l滅燈輸入滅燈輸入/動(dòng)態(tài)滅零輸出端動(dòng)態(tài)滅零輸出端 /BI/RBO：這是一個(gè)特：這是一個(gè)特殊的端鈕，有時(shí)用作輸入，有時(shí)用作輸出。當(dāng)殊的端鈕，有時(shí)用作輸入，有時(shí)用作輸出。當(dāng) 作為作為輸入輸入使用，且使用，且/BI/RBO 0時(shí)，數(shù)碼管七段全滅，時(shí)，數(shù)碼管七段全滅，與譯碼輸入無(wú)關(guān)。當(dāng)與譯碼輸入無(wú)關(guān)。當(dāng) 作為作為輸出輸出使用時(shí)，受控于使用時(shí)，受控于 /LT和和/RBI ：當(dāng)：當(dāng) /LT 1且且 /RBI 0時(shí)，時(shí)， /BI/RBO =0；其它情況下其它情況下 /BI/RBO 1。本端鈕主要用于顯示多。本端鈕主要用于顯示多位數(shù)字時(shí)，多個(gè)譯碼器之間的連接。位數(shù)字時(shí)，

37、多個(gè)譯碼器之間的連接。2.5.1 譯碼器譯碼器l 采用七段數(shù)碼管的顯示系統(tǒng)采用七段數(shù)碼管的顯示系統(tǒng)l 組成：組成：n譯碼器譯碼器74LS48 n共陰共陰極數(shù)碼管極數(shù)碼管BS201A2.5.1 譯碼器譯碼器l 譯碼器的應(yīng)用譯碼器的應(yīng)用l 1 1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)n寫(xiě)出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非寫(xiě)出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非- -與非形式。與非形式。n畫(huà)出用二進(jìn)制譯碼器和與非門(mén)實(shí)現(xiàn)這些函數(shù)的畫(huà)出用二進(jìn)制譯碼器和與非門(mén)實(shí)現(xiàn)這些函數(shù)的接線(xiàn)圖。接線(xiàn)圖。2.5.1 譯碼器譯碼器l 例例：用譯碼器實(shí)現(xiàn)組合邏輯電路：用譯碼器實(shí)現(xiàn)組合邏輯電路F(A,B,C)

38、=m(0,2,4,6) l 解：解：64206 , 4 , 2 , 0,YYYYCABCBACBACBACABCBACBACBAmCBAF2.3 譯碼器譯碼器/譯碼器的應(yīng)用譯碼器的應(yīng)用l 例例：用譯碼器實(shí)現(xiàn)一位全加器電路：用譯碼器實(shí)現(xiàn)一位全加器電路7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii & & Ai Bi Ci-1 1 Si Ci Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STA Y5 74LS138 2.5.1 譯碼器譯碼器l 2、用二進(jìn)制譯碼器實(shí)現(xiàn)、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換碼

39、制變換Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼8 84 42 21 1碼碼2.5.1 譯碼器譯碼器Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼余余3碼碼2.5.1 譯碼器譯碼器Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼2421碼碼2.5.1 譯碼器譯碼器l 3、數(shù)碼顯示電路的動(dòng)態(tài)滅零、數(shù)碼顯示電路的動(dòng)態(tài)滅零 1 0 0 0 0 0 0 0 0 1 0 0 1

40、 小 數(shù) 點(diǎn) 0 0 1 1 0 1 1 1 0 0 0 0 LT RBI RBO A3A2A1A0 LT RBI RBO A3A2A1A0 LT RBI RBO A3A2A1A0 LT RBO RBI A3A2A1A0 LT RBO RBI A3A2A1A0 LT RBI RBO A3A2A1A0 整數(shù)部分：高位的RBOBI /與低位的RBI相連小數(shù)部分：低位的RBOBI /與高位的RBI相連2.5.2 編碼器編碼器l 編碼編碼：用文字、符號(hào)或數(shù)碼表示特定對(duì)象的過(guò)：用文字、符號(hào)或數(shù)碼表示特定對(duì)象的過(guò)程。程。l 編碼器編碼器：能夠?qū)崿F(xiàn)編碼功能的：能夠?qū)崿F(xiàn)編碼功能的 電路。電路。l 編碼器的輸入

41、信號(hào)是若干個(gè)代表不同信息的變編碼器的輸入信號(hào)是若干個(gè)代表不同信息的變量，輸出則是一組代碼，用代碼的不同組合表示量，輸出則是一組代碼，用代碼的不同組合表示不同的輸入變量。不同的輸入變量。2.5.2 編碼器編碼器l 1、二進(jìn)制編碼器：、二進(jìn)制編碼器：n定義定義：將用：將用n位二進(jìn)制代碼對(duì)位二進(jìn)制代碼對(duì)N=2n個(gè)一般信號(hào)個(gè)一般信號(hào)進(jìn)行編碼的電路。例如進(jìn)行編碼的電路。例如n=3，可以對(duì)，可以對(duì)8個(gè)一般信個(gè)一般信號(hào)進(jìn)行編碼。號(hào)進(jìn)行編碼。n特點(diǎn)特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)有效信號(hào)，不：任何時(shí)刻只允許輸入一個(gè)有效信號(hào)，不允許同時(shí)出現(xiàn)兩個(gè)或兩個(gè)以上的有效信號(hào)，因允許同時(shí)出現(xiàn)兩個(gè)或兩個(gè)以上的有效信號(hào)，因而其輸入

42、是一組有約束而其輸入是一組有約束(互相排斥互相排斥)的變量。的變量。n工作原理工作原理：以：以三位二進(jìn)制編碼器三位二進(jìn)制編碼器為例，分析二為例，分析二進(jìn)制編碼器的工作原理。進(jìn)制編碼器的工作原理。u(1)確定二進(jìn)制代碼位數(shù)確定二進(jìn)制代碼位數(shù)。輸入是。輸入是I0I7 8個(gè)電個(gè)電平信號(hào)，平信號(hào)，8=23輸出是三位二進(jìn)制代碼輸出是三位二進(jìn)制代碼Y2、Y1、Y0。為此，又把它叫做。為此，又把它叫做8線(xiàn)線(xiàn)-3線(xiàn)編碼器線(xiàn)編碼器。2.5.2 編碼器編碼器l (2)列真值表列真值表l (3)由真值表寫(xiě)出由真值表寫(xiě)出邏輯表達(dá)式邏輯表達(dá)式 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y01 0 0

43、0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1654321077543210676542103765431021IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY654321077543210676432105765321042IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY65432107764321

44、0576542103765432010IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY注意注意：還有：還有 一個(gè)限一個(gè)限制條件：每一時(shí)刻制條件：每一時(shí)刻I0I7中中有且只有一個(gè)有且只有一個(gè)輸入信號(hào)有效輸入信號(hào)有效，即，即只有一個(gè)為只有一個(gè)為1 1。2.5.2 編碼器編碼器l 定理定理：若兩個(gè)邏輯變量：若兩個(gè)邏輯變量X、Y 同時(shí)滿(mǎn)足同時(shí)滿(mǎn)足X+Y=1、XY=0，則有，則有 。令令則滿(mǎn)足則滿(mǎn)足所以所以以此類(lèi)推：以此類(lèi)推：帶入帶入Y2得得同理可得同理可得YX 65432107IIIIIIIYIX，01YXYX，654321065432107IIIIIIIIIIIIIII764321

45、05IIIIIIII 75432106IIIIIIII 76532104IIIIIIII 7654776655442IIIIIIIIIIIIY76321IIIIY75310IIIIY2.5.2 編碼器編碼器l 由表達(dá)式畫(huà)出邏輯電路圖由表達(dá)式畫(huà)出邏輯電路圖753175317531076327632763217654765476542IIIIIIIIIIIIYIIIIIIIIIIIIYIIIIIIIIIIIIY I7I6I5I4 I3I2 I1 I0 Y2 Y1 Y0 I7I6I5I4 I3 I2 I1 I0 Y2 Y1 Y0 (a) 由或門(mén)構(gòu)成由或門(mén)構(gòu)成 (b) 由與非門(mén)構(gòu)成由與非門(mén)構(gòu)成 1 1

46、 1 & & & 2.5.2 編碼器編碼器l 為什么電路中沒(méi)有為什么電路中沒(méi)有I0端？端？l 電路中的電路中的I0端端可以可以去掉去掉，因?yàn)楫?dāng)，因?yàn)楫?dāng)I1I2I3 =000時(shí)，必然輸出時(shí)，必然輸出0的代碼的代碼000，所以，所以， I0端叫做端叫做“隱含端隱含端”。2.5.2 編碼器編碼器l 2、二、二-十進(jìn)制編碼器十進(jìn)制編碼器n定義定義：將十進(jìn)制數(shù)：將十進(jìn)制數(shù)0、 1、 2、 3、 4、 5、 6、 7、 8、 9 等等10個(gè)信號(hào)編成二進(jìn)制代碼的電路。個(gè)信號(hào)編成二進(jìn)制代碼的電路。n輸入輸入是代表是代表09這這10個(gè)數(shù)符的狀態(tài)信號(hào)，有效個(gè)數(shù)符的狀態(tài)信號(hào)，有效信號(hào)為信號(hào)為1(即某信號(hào)為即某信號(hào)為

47、1時(shí)，時(shí)， 則表示要對(duì)它進(jìn)行則表示要對(duì)它進(jìn)行編碼編碼)，輸出輸出是相應(yīng)的是相應(yīng)的BCD碼，因此也稱(chēng)碼，因此也稱(chēng)10線(xiàn)線(xiàn)4線(xiàn)編碼器線(xiàn)編碼器。n特點(diǎn)特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)有效信號(hào)。：任何時(shí)刻只允許輸入一個(gè)有效信號(hào)。n工作原理工作原理：以：以8421BCD碼編碼器碼編碼器為例，分析二為例，分析二-十進(jìn)制編碼器的工作原理。十進(jìn)制編碼器的工作原理。 2.5.2 編碼器編碼器l (1)確定二進(jìn)制代碼的位數(shù)。確定二進(jìn)制代碼的位數(shù)。l 輸入：十個(gè)信號(hào)；輸出：輸入：十個(gè)信號(hào)；輸出：231024，輸出是輸出是4位位二進(jìn)制代碼。二進(jìn)制代碼。l (2)列出真值表列出真值表l (3)寫(xiě)出邏輯表達(dá)式寫(xiě)出邏輯表達(dá)式十

48、進(jìn)十進(jìn)制數(shù)制數(shù)Y3Y2Y1Y0I00000I10001I20010I30011I40100I50101I60110I70111I81000I910019753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY2.5.2 編碼器編碼器l (5)畫(huà)出邏輯圖畫(huà)出邏輯圖由或門(mén)構(gòu)成由或門(mén)構(gòu)成 I9 I8 I7I6I5I4 I3I2 I1 I0 Y3 Y2 Y1 Y0 1 1 1 1 2.5.2 編碼器編碼器l 畫(huà)出邏輯圖畫(huà)出邏輯圖由與非門(mén)構(gòu)成由與非門(mén)構(gòu)成前面兩種編碼器前面兩種編碼器任何時(shí)刻只允許輸入一個(gè)有效信號(hào)任何時(shí)刻只允許輸

49、入一個(gè)有效信號(hào)。當(dāng)。當(dāng)同一時(shí)刻出現(xiàn)兩個(gè)或兩個(gè)以上的輸入信號(hào)同一時(shí)刻出現(xiàn)兩個(gè)或兩個(gè)以上的輸入信號(hào)時(shí)，怎么辦？時(shí)，怎么辦？2.5.2 編碼器編碼器l 3、優(yōu)先編碼器、優(yōu)先編碼器：對(duì)輸入信號(hào)規(guī)定不同的優(yōu)先級(jí)，：對(duì)輸入信號(hào)規(guī)定不同的優(yōu)先級(jí)，當(dāng)有多個(gè)信號(hào)同時(shí)有效時(shí)，只對(duì)當(dāng)有多個(gè)信號(hào)同時(shí)有效時(shí)，只對(duì)優(yōu)先級(jí)高優(yōu)先級(jí)高的信號(hào)的信號(hào)進(jìn)行編碼，對(duì)進(jìn)行編碼，對(duì)優(yōu)先級(jí)低優(yōu)先級(jí)低的信號(hào)不予響應(yīng)。的信號(hào)不予響應(yīng)。l 常用常用的優(yōu)先編碼器有的優(yōu)先編碼器有n10線(xiàn)線(xiàn)4線(xiàn)：線(xiàn)： 74147、 74LS147。n8線(xiàn)線(xiàn)3線(xiàn)：線(xiàn)：74148、74LS148、CC4532。2.5.2 編碼器編碼器l 3 3位二進(jìn)制位二進(jìn)制(8(8線(xiàn)

50、線(xiàn)-3-3線(xiàn)線(xiàn)) )優(yōu)先編碼器優(yōu)先編碼器74LS14874LS14807：編碼輸入端：編碼輸入端(低電平有效低電平有效)； EI：選通輸入端：選通輸入端(低電平有效低電平有效) ； A0、A1、A2 ：編碼輸出端：編碼輸出端(低電平有效低電平有效)； GS：寬展端：寬展端(低電平有效低電平有效) ；EO：選通輸出端。：選通輸出端。2.5.2 編碼器編碼器l 例例：74LS148的級(jí)聯(lián)成的級(jí)聯(lián)成16線(xiàn)線(xiàn)4線(xiàn)線(xiàn)優(yōu)先編碼器優(yōu)先編碼器 A0 A1 A2 A3 GS A0 A1 A2 GS EO 低位片低位片 EI 0 1 2 3 4 5 6 7 A0 A1 A2 GS EO 高位片高位片 EI 0 1

51、 2 3 4 5 6 7 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 & & & & 2.5.2 編碼器編碼器l 例例：設(shè)計(jì)十進(jìn)制數(shù)字鍵盤(pán)的編碼邏輯。：設(shè)計(jì)十進(jìn)制數(shù)字鍵盤(pán)的編碼邏輯。+VCC2.6 數(shù)據(jù)比較器和加法器數(shù)據(jù)比較器和加法器l 2.6.1 數(shù)據(jù)比較器數(shù)據(jù)比較器l 用來(lái)完成兩組二進(jìn)制數(shù)碼大小比較的邏輯電路，用來(lái)完成兩組二進(jìn)制數(shù)碼大小比較的邏輯電路，稱(chēng)為稱(chēng)為數(shù)據(jù)比較器數(shù)據(jù)比較器。l 工作原理工作原理：一位比較器。：一位比較器。A B Y (AB) Y (AB) Y (A=B)0 00 11 01 100 1001001001BAYBA)（BAYBA)（ABBAYBA ）（=A B2.6.1 數(shù)據(jù)比較器數(shù)據(jù)比較器l 如何比較兩個(gè)多位二進(jìn)制數(shù)如何比較兩個(gè)多位二進(jìn)制數(shù)A和和B的大??？的大??？l 方法方法：從高向低逐位進(jìn)行比較。：從高向低逐位進(jìn)行比較。 l 四位數(shù)據(jù)比較器四位數(shù)據(jù)比較器n設(shè)四位數(shù)字為設(shè)四位數(shù)字為A：A3A2A1A0，