數(shù)字邏輯第2章 ——組合邏輯電路

1、第第2章章 組合邏輯組合邏輯電路電路廣東工業(yè)大學(xué)計算機學(xué)院廣東工業(yè)大學(xué)計算機學(xué)院目錄目錄2.1 概概 述述2.2 組合邏輯電路的分析組合邏輯電路的分析2.3 常用的組合邏輯電路常用的組合邏輯電路2.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計2.5 組合邏輯電路的時序分析組合邏輯電路的時序分析1. 組合電路的特點組合電路的特點(1) 邏輯功能特點邏輯功能特點 電路在任何時刻的輸出狀態(tài)只電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與取決于該時刻的輸入狀態(tài)，而與原來的狀態(tài)無關(guān)。原來的狀態(tài)無關(guān)。(2) 電路結(jié)構(gòu)特點電路結(jié)構(gòu)特點 輸出、輸入之間輸出、輸入之間沒有反饋延遲沒有反饋延遲電路電路 不包含

2、記憶性元件不包含記憶性元件( (觸發(fā)器觸發(fā)器) )，僅由，僅由門電路門電路構(gòu)成構(gòu)成I0I1In-1Y0Y1Ym-1組合邏輯組合邏輯電路電路),(),(),(110111101111000nmmnnIIIFYIIIFYIIIFY2組合電路邏輯功能的表示方法組合電路邏輯功能的表示方法 (1) 邏輯表達式邏輯表達式運算及變換方便，容易轉(zhuǎn)換成真值表或卡諾圖，可運算及變換方便，容易轉(zhuǎn)換成真值表或卡諾圖，可直接畫出電路的邏輯圖。直接畫出電路的邏輯圖。 (2) 真值表真值表直觀反映出邏輯關(guān)系，可轉(zhuǎn)換成卡諾圖及邏輯表達直觀反映出邏輯關(guān)系，可轉(zhuǎn)換成卡諾圖及邏輯表達式。但輸入信號多時非常繁瑣。式。但輸入信號多時非

3、常繁瑣。(3) 卡諾圖卡諾圖用于邏輯函數(shù)化簡。輸入信號大于用于邏輯函數(shù)化簡。輸入信號大于6時不能使用。時不能使用。(4) 邏輯圖邏輯圖接近實際電路，與邏輯表達式之間可以相互轉(zhuǎn)換。接近實際電路，與邏輯表達式之間可以相互轉(zhuǎn)換。 無法進行公式化簡、變換。無法進行公式化簡、變換。2.2 組合邏輯電路的分析組合邏輯電路的分析2.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法2.2.2 組合邏輯電路的分析舉例組合邏輯電路的分析舉例2.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法1分析的目的分析的目的(1) 確定電路的功能。確定電路的功能。(2) 在設(shè)計完成后，確定功能是否能夠滿足設(shè)計要在設(shè)計

4、完成后，確定功能是否能夠滿足設(shè)計要求。求。(3) 變換邏輯表達式，以便用不同的電路實現(xiàn)同一變換邏輯表達式，以便用不同的電路實現(xiàn)同一邏輯功能要求，或者簡化電路。邏輯功能要求，或者簡化電路。(4) 把表達式轉(zhuǎn)換成標準形式，以便用中、大規(guī)模把表達式轉(zhuǎn)換成標準形式，以便用中、大規(guī)模集成電路實現(xiàn)。集成電路實現(xiàn)。(5) 獲得表示其功能的邏輯描述。獲得表示其功能的邏輯描述。2.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法2分析方法分析方法(1) 根據(jù)電路邏輯圖，寫出邏輯表達式。根據(jù)電路邏輯圖，寫出邏輯表達式。(2) 進行表達式的變換及化簡。進行表達式的變換及化簡。(3) 根據(jù)表達式列出真值表。根據(jù)表

5、達式列出真值表。(4) 對給定電路的功能進行邏輯描述。對給定電路的功能進行邏輯描述。邏輯圖邏輯圖邏輯表達式邏輯表達式化簡化簡真值表真值表說明功能說明功能2.2.2 組合邏輯電路的分析舉例組合邏輯電路的分析舉例【例例2-1】 分析電路，說明其功能。分析電路，說明其功能。(1) 寫邏輯表達式。寫邏輯表達式。(2) 變換并化簡表達式。變換并化簡表達式。ABBABAYBBBABAAABABBAA)()(ABBABABABA(3) 列出真值表。列出真值表。ABY000011101110(4) 電路功能邏輯描述。電路功能邏輯描述。由真值表可知，該電路實現(xiàn)了由真值表可知，該電路實現(xiàn)了“異或異或”邏輯功能。邏

6、輯功能。BABAY2.2.2 組合邏輯電路的分析舉例組合邏輯電路的分析舉例【例例2-2】分析電路，說明其功能。分析電路，說明其功能。(1) 寫邏輯表達式。寫邏輯表達式。(2) 化簡表達式?；啽磉_式。CAPBAP2121PPYCABAABCCBACABA)(ACCAABBAABACCAABACBACABA(3) 列出真值表。列出真值表。(4) 電路功能邏輯描述。電路功能邏輯描述。當當3個輸入信號一致時，個輸入信號一致時，輸出輸出1；當當3個輸入信號不完全一個輸入信號不完全一致時，輸出致時，輸出0。ABCY000001010011100101110111“符合符合”電路電路10000001ABC

7、CBAY2.3 常用的組合邏輯電路常用的組合邏輯電路2.3.1 編碼器編碼器2.3.2 譯碼器譯碼器2.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.3.4 數(shù)值比較器數(shù)值比較器2.3.5 加法器加法器2.3.6 乘法器乘法器2.3.1 編碼器編碼器本小節(jié)介紹：本小節(jié)介紹： 1編碼原理編碼原理2二進制普通編碼器二進制普通編碼器3二二十進制普通編碼器十進制普通編碼器4優(yōu)先編碼器優(yōu)先編碼器5編碼器集成電路編碼器集成電路2.3.1 編碼器編碼器1編碼原理編碼原理編碼：用文字、符編碼：用文字、符號或數(shù)字表示特定號或數(shù)字表示特定對象的過程。對象的過程。編碼器：實現(xiàn)編碼編碼器：實現(xiàn)編碼操作的電路。操作的電路。通常情況下

8、，通常情況下，n 和和m 之間的關(guān)系應(yīng)滿足：之間的關(guān)系應(yīng)滿足：2n-1m2n設(shè)計編碼器的關(guān)鍵在于編碼規(guī)則，編碼規(guī)則不同，設(shè)計編碼器的關(guān)鍵在于編碼規(guī)則，編碼規(guī)則不同，設(shè)計的結(jié)果也不同。設(shè)計的結(jié)果也不同。2.3.1 編碼器編碼器2二進制普通編碼器二進制普通編碼器二進制編碼器：用二進制編碼器：用n位二進制代碼對位二進制代碼對 m=2n 個信號個信號進行編碼的電路。進行編碼的電路。普通編碼器的輸入信號為一組互相排斥的輸入信普通編碼器的輸入信號為一組互相排斥的輸入信號。號?；ハ嗯懦猓褐冈谌魏螘r刻，不允許兩個或兩個以互相排斥：指在任何時刻，不允許兩個或兩個以上的輸入信號同時出現(xiàn)。上的輸入信號同時出現(xiàn)。 3

9、 位二進制編碼器位二進制編碼器(8 線線- 3 線線)編碼表編碼表函函數(shù)數(shù)式式Y(jié)2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7輸輸入入輸輸出出輸輸 入入輸輸 出出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I73 位位二進制二進制編碼器編碼器I0I1I6I7Y2Y1Y0I2I4I5I32二進制普通編碼器二進制普通編碼器函函數(shù)數(shù)式式Y(jié)2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I

10、3+ I5 + I7邏邏輯輯圖圖7654IIII7632IIII7531IIII2.3.1 編碼器編碼器3二二十進制普通編碼器十進制普通編碼器二二十進制編碼器：用十進制編碼器：用 4 位二進制代碼對位二進制代碼對 0 9 十個信十個信號進行編碼的電路。號進行編碼的電路。二二-十進制十進制編碼器編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3 I0 I9 是一組互相是一組互相排斥的輸入變量，任何排斥的輸入變量，任何時刻只能有一個端輸入時刻只能有一個端輸入有效信號。有效信號。8421 BCD 編碼器編碼器編碼表編碼表輸輸入入輸出輸出Y3Y2Y1Y0I00000I10001I20010

11、I30011I40100I50101I60110I70111I81000I91001函函數(shù)數(shù)式式Y(jié)2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7 + I9 Y3 = I8 + I9函函數(shù)數(shù)式式Y(jié)2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7 + I9 Y3 = I8 + I9邏邏輯輯圖圖2.3.1 編碼器編碼器4優(yōu)先編碼器優(yōu)先編碼器優(yōu)先編碼器：允許多個信號同時輸入，對輸入信號優(yōu)先編碼器：允許多個信號同時輸入，對輸入信號無約束，但電路只對

12、優(yōu)先級別最高的信號進行編無約束，但電路只對優(yōu)先級別最高的信號進行編碼，優(yōu)先級別低的信號不起作用。碼，優(yōu)先級別低的信號不起作用。例：例：3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器輸輸入入輸輸出出3 位位二進制二進制編碼器編碼器I0I1I6I7Y2Y1Y0I2I4I5I3優(yōu)先順序：優(yōu)先順序：I7 I0編碼表編碼表函數(shù)式函數(shù)式3 位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器45672IIIIY 245345671 IIIIIIIIY 12463465670 IIIIIIIIIIY 輸輸 入入輸輸 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0

13、1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 04567IIII24534567IIIIIIII1246346567IIIIIIIIII45675676772IIIIIIIIIIY234567345676771IIIIIIIIIIIIIIY12345673456756770IIIIIIIIIIIIIIIIY函數(shù)式函數(shù)式45672IIIIY 245345671 IIIIIIIIY 12463465670 IIIIIIIIIIY 邏輯圖邏輯圖2.3.1

14、編碼器編碼器5編碼器集成電路編碼器集成電路常用的編碼器集成電路有：常用的編碼器集成電路有：8線線-3線優(yōu)先編碼器線優(yōu)先編碼器(74HC148)10線線-4線優(yōu)先編碼器線優(yōu)先編碼器(74HC147) 74HC1481) 集成集成8線線-3線優(yōu)先編碼器線優(yōu)先編碼器0I7I2A0AEIEO信號輸入端信號輸入端編碼輸出端編碼輸出端使能輸入端使能輸入端使能輸出端使能輸出端優(yōu)先級標志輸出端優(yōu)先級標志輸出端GS邏邏輯輯圖圖74HC148功能表功能表 EI=0時，編碼器工作；時，編碼器工作；=1時，編碼器不工作，輸出高電平。時，編碼器不工作，輸出高電平。0I7I2A0A輸入信號低電平有效。輸入信號低電平有效。

15、的輸出為反碼。的輸出為反碼。0I7I無有效信號輸入時，無有效信號輸入時，EO=0，否則，否則=1。GS=0時，表示有編碼輸出。時，表示有編碼輸出。2) 集成編碼器的擴展集成編碼器的擴展兩片兩片74HC14816線線-4線優(yōu)先編碼器線優(yōu)先編碼器2.3.2 譯碼器譯碼器本小節(jié)介紹：本小節(jié)介紹： 1譯碼器原理譯碼器原理2二進制譯碼器二進制譯碼器3數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器4譯碼器集成電路譯碼器集成電路2.3.2 譯碼器譯碼器1譯碼器原理譯碼器原理譯碼是編碼的逆過程。譯碼是編碼的逆過程。譯碼器的功能是將代碼譯碼器的功能是將代碼輸入后，在相應(yīng)輸出輸入后，在相應(yīng)輸出端輸出信號。端輸出信號。一般情況下，輸

16、入信號和輸出信號數(shù)量的關(guān)系一般情況下，輸入信號和輸出信號數(shù)量的關(guān)系為為2n-1m2n譯碼器設(shè)計的關(guān)鍵也在于譯碼的規(guī)則。譯碼器設(shè)計的關(guān)鍵也在于譯碼的規(guī)則。2.3.2 譯碼器譯碼器2二進制譯碼器二進制譯碼器二進制譯碼器與二進制編碼器的功能相反。二進制譯碼器與二進制編碼器的功能相反。 輸入輸入 n 位二位二進制代碼進制代碼如：如： 2 線線 4 線譯碼器線譯碼器 3 線線 8 線譯碼器線譯碼器4 線線 16 線譯碼器線譯碼器I0Y0I1In-1Y1Ym-1二進制二進制譯碼器譯碼器輸出輸出 m 個個信號信號 m = 2n3位二進制譯碼器位二進制譯碼器 ( 3 線線 8 線線)真值表真值表函數(shù)式函數(shù)式I

17、0Y0I1I2Y1Y73 位位二進制二進制譯碼器譯碼器012I I I76543210Y Y Y Y Y Y Y Y1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10120IIIY 0121IIIY 0122IIIY 0123IIIY 0124IIIY 0125IIIY 0126IIIY 0127IIIY 01

18、20IIIY 0121IIIY 0122IIIY 0123IIIY 0124IIIY 0125IIIY 0126IIIY 0127IIIY 使用與非門使用與非門函函數(shù)數(shù)式式01240120IIIYIIIY01250121IIIYIIIY01260122IIIYIIIY01270123IIIYIIIY2.3.2 譯碼器譯碼器3數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器是指數(shù)碼顯示譯碼器是指直接用于直接用于驅(qū)動驅(qū)動數(shù)碼顯示器的譯碼器。數(shù)碼顯示器的譯碼器。每字段是一只每字段是一只發(fā)光二極管發(fā)光二極管數(shù)碼顯示器數(shù)碼顯示器aebcfgd共陰極共陰極abcdefgR+5 V 高電平高電平驅(qū)動驅(qū)動YaA3A

19、2A1A0+VCC顯示顯示譯碼器譯碼器共陰共陰YbYcYdYeYfYg00001111110000100100110000110110100110100010101100111100010011111001011001110110110011111111000011111111110011I3I2I1I0YaYbYcYdYeYfYg字形字形000000001100102001130100401015011060111710008100191 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10

20、 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 1真值表真值表驅(qū)動驅(qū)動共陰極數(shù)碼共陰極數(shù)碼顯示器顯示器的顯示譯的顯示譯碼器碼器I3I2I1I0YaYbYcYdYeYfYg字形字形000000001100102001130100401015011060111710008100191 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 102020

21、13IIIIIIIYa02121230102123IIIIIIIYIIIIIIIYgf01201120201201012IIIIIIIIIYIIIYIIIIIYdcb0102IIIIYe函函數(shù)數(shù)式式0202013IIIIIIIYa02121230102123IIIIIIIYIIIIIIIYgf01201120201201012IIIIIIIIIYIIIYIIIIIYdcb0102IIIIYe函函數(shù)數(shù)式式邏邏輯輯圖圖共陽極共陽極abcdefgR+ 5 VYaA3A2A1A0+VCC+VCC顯示顯示譯碼器譯碼器共陽共陽YbYcYdYeYfYg0000000000100010010100111100

22、1001000110100010101100000110100110001001000100000 低電平低電平驅(qū)動驅(qū)動0111000111110000000000100100001002.3.2 譯碼器譯碼器4譯碼器集成電路譯碼器集成電路1) 集成集成3線線-8線譯碼器線譯碼器 引引腳腳圖圖邏邏輯輯圖圖功功能能表表號低電平為有效電平。譯碼器工作時，輸出信否則，譯碼器不工作。時，譯碼器工作；且)2(, 0) 1 (211EEE32.3.2 譯碼器譯碼器4譯碼器集成電路譯碼器集成電路2) 集成譯碼器的擴展集成譯碼器的擴展兩片兩片74HC13874HC1384 4線線-16-16線譯碼器線譯碼器1

23、不工作不工作不工作不工作無無輸輸出出無無輸輸出出00工作工作有有輸輸出出1不工作不工作工作工作無無輸輸出出有有輸輸出出2.3.2 譯碼器譯碼器4譯碼器集成電路譯碼器集成電路3) 集成數(shù)碼顯示譯碼器集成數(shù)碼顯示譯碼器引腳圖引腳圖集成數(shù)碼顯示譯碼器集成數(shù)碼顯示譯碼器74HC451174HC4511，輸出高電平，輸出高電平有效，接共陰極數(shù)碼顯有效，接共陰極數(shù)碼顯示器。示器。邏邏輯輯圖圖功功能能表表LT是全亮測試控制端。是全亮測試控制端。 BI空白輸入控制端?？瞻纵斎肟刂贫恕?LE 輸入鎖存使能端。輸入鎖存使能端。 2.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器本小節(jié)介紹：本小節(jié)介紹： 1數(shù)據(jù)選擇器原理數(shù)據(jù)選擇器原

24、理24選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器3數(shù)據(jù)選擇器的設(shè)計規(guī)律數(shù)據(jù)選擇器的設(shè)計規(guī)律4數(shù)據(jù)選擇器集成電路數(shù)據(jù)選擇器集成電路數(shù)數(shù)據(jù)據(jù)傳傳輸輸方方式式0110發(fā)送發(fā)送0110并行傳送并行傳送0110串行傳送串行傳送并并- -串轉(zhuǎn)換：串轉(zhuǎn)換：數(shù)據(jù)選擇器數(shù)據(jù)選擇器串串- -并轉(zhuǎn)換：并轉(zhuǎn)換：數(shù)據(jù)分配器數(shù)據(jù)分配器接收接收0110 在發(fā)送端和接收端不需要在發(fā)送端和接收端不需要數(shù)據(jù)數(shù)據(jù) 并并-串串 或或 串串-并并 轉(zhuǎn)換裝置，轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線，當?shù)课粩?shù)據(jù)各占一條傳輸線，當傳送數(shù)據(jù)位數(shù)增多時，成本較高，傳送數(shù)據(jù)位數(shù)增多時，成本較高，且很難實現(xiàn)。且很難實現(xiàn)。2.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器1數(shù)據(jù)選擇器原

25、理數(shù)據(jù)選擇器原理數(shù)據(jù)選擇器數(shù)據(jù)選擇器(MUX)又稱多路選擇器或多路開關(guān)，是又稱多路選擇器或多路開關(guān)，是一種多路輸入、單路輸出的組合邏輯電路。一種多路輸入、單路輸出的組合邏輯電路。D0、D1數(shù)據(jù)輸入端數(shù)據(jù)輸入端S0、S1選擇控制端選擇控制端Y 數(shù)據(jù)輸出端數(shù)據(jù)輸出端S0Y4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器D0D3D1D2S12.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器24選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器4選選1數(shù)據(jù)選擇器有數(shù)據(jù)選擇器有4路數(shù)據(jù)輸入信號、路數(shù)據(jù)輸入信號、1路輸出信號，路輸出信號，2位選擇控制信號。位選擇控制信號。輸輸入入數(shù)數(shù)據(jù)據(jù)輸輸出出數(shù)數(shù)據(jù)據(jù)選擇控制信號選擇控制信號0 0 0 1 1 0 1 1 D0D1

26、D2D3原理原理邏輯符號邏輯符號真值表真值表00000101010101011010010111110101數(shù)據(jù)輸入數(shù)據(jù)輸入選擇控制信號選擇控制信號輸出輸出D0D1D2D3S1S0Y函數(shù)式函數(shù)式013012011010SSDSSDSSDSSDY函數(shù)式函數(shù)式013012011010SSDSSDSSDSSDY邏輯圖邏輯圖2.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器3數(shù)據(jù)選擇器的設(shè)計規(guī)律數(shù)據(jù)選擇器的設(shè)計規(guī)律 4選選1數(shù)據(jù)選擇器邏輯函數(shù)表達式數(shù)據(jù)選擇器邏輯函數(shù)表達式33221100013012011010mDmDmDmDSSDSSDSSDSSDY 2選選1數(shù)據(jù)選擇器邏輯函數(shù)表達式數(shù)據(jù)選擇器邏輯函數(shù)表達式11000

27、100mDmDSDSDY 8選選1數(shù)據(jù)選擇器邏輯函數(shù)表達式數(shù)據(jù)選擇器邏輯函數(shù)表達式776655443322110001270126012501240123012201210120mDmDmDmDmDmDmDmDSSSDSSSDSSSDSSSDSSSDSSSDSSSDSSSDY 2n選選1數(shù)據(jù)選擇器邏輯函數(shù)表達式可歸納為數(shù)據(jù)選擇器邏輯函數(shù)表達式可歸納為120niiimDY2.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器4數(shù)據(jù)選擇器集成電路數(shù)據(jù)選擇器集成電路集成的數(shù)據(jù)選擇器有：集成的數(shù)據(jù)選擇器有：雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器(74153)8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器(74151)1) 集成集成4選選1數(shù)據(jù)選擇

28、器數(shù)據(jù)選擇器74HC153引腳圖引腳圖邏輯圖邏輯圖功能表功能表0E1E時，數(shù)據(jù)選擇器工作。時，數(shù)據(jù)選擇器工作。時，數(shù)據(jù)選擇器不工作，輸出端時，數(shù)據(jù)選擇器不工作，輸出端 Y 輸出輸出 0 信號。信號。2.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器4數(shù)據(jù)選擇器集成電路數(shù)據(jù)選擇器集成電路2) 集成數(shù)據(jù)選擇器的擴展集成數(shù)據(jù)選擇器的擴展1片片74HC153（兩個（兩個4選選1）8選選1的數(shù)據(jù)選擇器的數(shù)據(jù)選擇器 連連線線圖圖S2=0時，第時，第1個個4選選1數(shù)據(jù)選擇器工作，數(shù)據(jù)選擇器工作，輸出端輸出端1Y輸出輸出I0I3中的信號。中的信號。S2=1時，第時，第2個個4選選1數(shù)據(jù)選擇器工作，數(shù)據(jù)選擇器工作，輸出端輸出端2

29、Y輸出輸出I4I7中的信號中的信號 2.3.4 數(shù)值比較器數(shù)值比較器本小節(jié)介紹：本小節(jié)介紹： 1數(shù)值比較器原理數(shù)值比較器原理21位二進制數(shù)值比較器位二進制數(shù)值比較器3多位二進制數(shù)值比較器多位二進制數(shù)值比較器4數(shù)值比較器集成電路數(shù)值比較器集成電路2.3.4 數(shù)值比較器數(shù)值比較器1數(shù)值比較器原理數(shù)值比較器原理數(shù)值比較器是用于比較兩個數(shù)的數(shù)值大小的邏輯元數(shù)值比較器是用于比較兩個數(shù)的數(shù)值大小的邏輯元器件。器件。A A大于大于B B時，時，G=1;G=1;A A小于小于B B時，時，S=1;S=1;A A等于等于B B時，時，E=1E=1。2.3.4 數(shù)值比較器數(shù)值比較器21位二進制數(shù)值比較器位二進制數(shù)

30、值比較器有兩個輸入信號有兩個輸入信號A、B，三個輸出信號，三個輸出信號G、E、S分分別代表大于、等于、小于的比較結(jié)果。別代表大于、等于、小于的比較結(jié)果。輸入輸入輸出輸出ABGES00010010011010011010真值表真值表函數(shù)式函數(shù)式BAG BAABBAEBAS EGS或邏邏輯輯圖圖2.3.4 數(shù)值比較器數(shù)值比較器3多位二進制數(shù)值比較器多位二進制數(shù)值比較器1) 多位無符號二進制數(shù)比較器多位無符號二進制數(shù)比較器比較的方法：從高位向低位逐位依次進行比較，比較的方法：從高位向低位逐位依次進行比較，當被比較的兩個高位數(shù)字不等時，即可得到比較當被比較的兩個高位數(shù)字不等時，即可得到比較結(jié)果；當兩個

31、高位的數(shù)字相同時，才比較較低位結(jié)果；當兩個高位的數(shù)字相同時，才比較較低位的數(shù)字。的數(shù)字。 例：例：4位無符號二進制數(shù)比較器。位無符號二進制數(shù)比較器。輸入信號：輸入信號：A數(shù)數(shù)(A3A2A1A0)、B數(shù)數(shù)(B3B2B1B0)輸出信號：輸出信號：G、E、S 真值表真值表輸輸 入入輸輸 出出A3 B3A2 B2A1 B1A0 B0GESA3B3 100A3=B3A2B2 100A3=B3A2=B2A1B1 100A3=B3A2=B2A1=B1A0B0100A3=B3A2=B2A1=B1A0B0010A3B3 001A3=B3A2B2 001A3=B3A2=B2A1B1 001A3=B3A2=B2A1

32、=B1A0B00010123123233GEEEGEEGEGG0123EEEEE 0123123233SEEESEESESSiiiiiiiiiiiiiBASBABABAEBAG由于由于001122331122332233330123123233001122330123001122331122332233330123123233BABABABABABABABABABASEEESEESESSBABABABAEEEEEBABABABABABABABABABAGEEEGEEGEGG則則EGS或邏輯圖邏輯圖2.3.4 數(shù)值比較器數(shù)值比較器3多位二進制數(shù)值比較器多位二進制數(shù)值比較器2) 多位有符號二進制數(shù)

33、值比較器多位有符號二進制數(shù)值比較器有符號二進制數(shù)一般采用補碼的形式進行編碼。有符號二進制數(shù)一般采用補碼的形式進行編碼。首先比較最高位首先比較最高位(即符號位即符號位)，符號位不同時，符，符號位不同時，符號位為號位為“0”的那個數(shù)大；的那個數(shù)大；符號位相同時，由高位到低位進行逐個比較。符號位相同時，由高位到低位進行逐個比較。正數(shù)，數(shù)值位所對應(yīng)的二進制數(shù)較大的那個數(shù)大；正數(shù)，數(shù)值位所對應(yīng)的二進制數(shù)較大的那個數(shù)大；負數(shù)，也是數(shù)值位所對應(yīng)的二進制數(shù)較大的那個數(shù)大。負數(shù)，也是數(shù)值位所對應(yīng)的二進制數(shù)較大的那個數(shù)大。請讀者自己分析該比較器結(jié)構(gòu)。請讀者自己分析該比較器結(jié)構(gòu)。 2.3.4 數(shù)值比較器數(shù)值比較器4

34、數(shù)值比較器集成電路數(shù)值比較器集成電路1) 集成集成4位數(shù)值比較器（位數(shù)值比較器（74HC85 ）引腳圖引腳圖A3A0、B3B0：比較數(shù)值輸入：比較數(shù)值輸入IAB：級聯(lián)輸入：級聯(lián)輸入 QAB：比較結(jié)果輸出：比較結(jié)果輸出 邏邏輯輯圖圖功能表功能表(1) 當當A數(shù)數(shù)(A3A2A1A0)和和B數(shù)數(shù)(B3B2B1B0)不相等時，比較器按兩數(shù)不相等時，比較器按兩數(shù)的比較結(jié)果輸出的比較結(jié)果輸出AB或或AB的信息。的信息。(2) 當當A數(shù)和數(shù)和B數(shù)相等時，由級聯(lián)輸入信號數(shù)相等時，由級聯(lián)輸入信號IAB決決定數(shù)值比較器的輸出結(jié)果。定數(shù)值比較器的輸出結(jié)果。2.3.4 數(shù)值比較器數(shù)值比較器4數(shù)值比較器集成電路數(shù)值比較

35、器集成電路2) 集成數(shù)值比較器的擴展集成數(shù)值比較器的擴展(1) 當當A7A4與與B7B4不等不等時，由時，由74HC85(2) 決定輸出決定輸出信號的值。信號的值。(2) 當當A7A4與與B7B4相等相等時，由時，由74HC85(2)的的IAB、IA=B、IAB決定輸出信號的決定輸出信號的值，即由值，即由A3A0與與B3B0的比的比較結(jié)果決定輸出信號的值。較結(jié)果決定輸出信號的值。2.3.5 加法器加法器本小節(jié)介紹：本小節(jié)介紹：1加法器原理加法器原理21位二進制加法器位二進制加法器3多位二進制進位加法器多位二進制進位加法器4加法器集成電路加法器集成電路2.3.5 加法器加法器1加法器原理加法器原

36、理加法器是進行算數(shù)加法運算的邏輯元器件，其功能加法器是進行算數(shù)加法運算的邏輯元器件，其功能是實現(xiàn)兩個二進制數(shù)的加法操作。是實現(xiàn)兩個二進制數(shù)的加法操作。2.3.5 加法器加法器21位二進制加法器位二進制加法器兩個兩個1位二進制數(shù)的加法運算有兩種情況：位二進制數(shù)的加法運算有兩種情況：一種只考慮兩個加數(shù)本身，而不考慮由低位來的進位，一種只考慮兩個加數(shù)本身，而不考慮由低位來的進位，這種加法運算稱為半加運算。實現(xiàn)半加運算的邏輯電這種加法運算稱為半加運算。實現(xiàn)半加運算的邏輯電路路半加器半加器。另一種除了考慮兩個加數(shù)外，還考慮由低位來的進位，另一種除了考慮兩個加數(shù)外，還考慮由低位來的進位，這種加法運算稱為全

37、加運算。實現(xiàn)全加運算的邏輯電這種加法運算稱為全加運算。實現(xiàn)全加運算的邏輯電路路全加器全加器2.3.5 加法器加法器21位二進制加法器位二進制加法器1) 半加器半加器B AoutC S0 00 11 01 10 01 01 00 1BABASABCout真真值值表表函函數(shù)數(shù)式式BA A +B = S (和和) Cout (進位進位)邏邏輯輯圖圖邏邏輯輯符符號號2.3.5 加法器加法器2) 全加器全加器 A + B + Cin ( 低位進位低位進位 ) = S ( 和和 ) Cout ( 向高位進位向高位進位 )真值表真值表函數(shù)式函數(shù)式輸輸 入入輸輸 出出ABCinSCout00000101001

38、11001011101110 01 01 00 11 00 10 11 1ininininABCCBACBACBASininoutBCACABC)()(ininininBCC BACBCBA函數(shù)式函數(shù)式ininininABCCBACBACBASininoutBCACABC)()(ininCBACBAinCBA邏邏輯輯圖圖邏輯符號邏輯符號2.3.5 加法器加法器3多位二進制進位加法器多位二進制進位加法器1) 串行串行(行波行波)進位加法器進位加法器優(yōu)點：電路簡單、連接方便。優(yōu)點：電路簡單、連接方便。缺點：必須等到低位相加完成，形成進位后才能進行高缺點：必須等到低位相加完成，形成進位后才能進行高位

39、相加，因而運算速度較慢。完成位相加，因而運算速度較慢。完成 n 位二進制數(shù)加法運位二進制數(shù)加法運算需要算需要ntpd時間。時間。tpd1個全加器的傳輸延遲時間個全加器的傳輸延遲時間2.3.5 加法器加法器2) 超前進位加法器超前進位加法器超前進位，指來自超前進位，指來自低位的進位信號直低位的進位信號直接通過邏輯電路獲接通過邏輯電路獲得，這樣可以大大得，這樣可以大大提高運算速度。提高運算速度。4 4位超前進位加法器的邏輯函數(shù)位超前進位加法器的邏輯函數(shù) 1iiiiCBAS11iiiiiiiCBCABAC11)()(iiiiiiiiiiCBAACBBABA CBACBABAiiiiiiii111)(

40、iiiiiCBABA由于由于 定義生成函數(shù)定義生成函數(shù)Gi = AiBi，傳送函數(shù)，傳送函數(shù)iiiBAP則則 1iiiCPS1iiiiCPGC1iiiCPS1iiiiCPGC由由inCPGCPGC001000ininoutCPPPPGPPPGPPGPGCPPPGPPGPGPGCPGCC01230123123233012012122332333)(得得inCPCPS0100ininCPPGPGCPGPGCPGC0101100110111)(ininCPPPGPPGPGCPPGPGPGCPGC01201212201011221222)(超前進位邏輯超前進位邏輯S S表達式的變換表達式的變換)CPP

41、PGPPGP(GPCPSin0120121223233)CP(GPCPSin001011)CPPGP(GPCPSin010112122超前進位加法器超前進位加法器的邏輯的邏輯2.3.5 加法器加法器3) 有符號二進制數(shù)加法器有符號二進制數(shù)加法器前面介紹的加法器，可實現(xiàn)無符號數(shù)的加法運算，前面介紹的加法器，可實現(xiàn)無符號數(shù)的加法運算，以原碼進行運算，進位作為運算結(jié)果的最高位。以原碼進行運算，進位作為運算結(jié)果的最高位。有符號數(shù)的加法以補碼進行運算，由于補碼可以有符號數(shù)的加法以補碼進行運算，由于補碼可以將減法轉(zhuǎn)換為加法，所以利用補碼可以統(tǒng)一加減將減法轉(zhuǎn)換為加法，所以利用補碼可以統(tǒng)一加減法運算。法運算。

42、 2.3.5 加法器加法器分析：分析：n位有符號數(shù)的加法運算位有符號數(shù)的加法運算設(shè)加數(shù)設(shè)加數(shù)A=An-1A1A0 (An-1為符號位為符號位)B=Bn-1B1B0 (Bn-1為符號位為符號位)和和S=Sn-1S1S0 (Sn-1為符號位為符號位)情況情況1：A和和B異號，求和結(jié)果異號，求和結(jié)果S的值一定正確的值一定正確例：例： 1101A=-3+0110B=+61 0011S=3情況情況2：A和和B同號，求和結(jié)果同號，求和結(jié)果S的值可能正確，也的值可能正確，也可能不正確?？赡懿徽_。 例：例：1110A=-2+1101B=-31 1011S=-51010A=-6+1001B=-71 0011S

43、=3結(jié)果正確結(jié)果正確結(jié)果不正確結(jié)果不正確原因：原因：n位二進制補碼數(shù)的數(shù)值范圍是位二進制補碼數(shù)的數(shù)值范圍是-2n-12n-1-1，當和當和S的值超出此范圍時的值超出此范圍時(即溢出即溢出)，結(jié)果一定不正確。，結(jié)果一定不正確。如何判斷是否有溢出呢？如何判斷是否有溢出呢？令令Cn-2表示符號位低一位向符號位的進位，表示符號位低一位向符號位的進位，Cn-1表示符號位向符號位高一位的進位。表示符號位向符號位高一位的進位。溢出標志溢出標志OF定義為：定義為：OF=Cn-2 Cn-1。如果：如果： Cn-2 Cn-1=(00)或或(11)，OF = 0，表示無溢出；，表示無溢出； Cn-2 Cn-1=(0

44、1)或或(10)，OF = 1，表示有溢出。，表示有溢出。v對溢出的處理方法：對溢出的處理方法：當產(chǎn)生溢出時，如果和的位數(shù)可以擴展，即擴大當產(chǎn)生溢出時，如果和的位數(shù)可以擴展，即擴大了和的數(shù)值范圍，則結(jié)果是正確的。了和的數(shù)值范圍，則結(jié)果是正確的。邏邏輯輯圖圖1010+1001=1 0011 即即 - 6 - 7 = -13101010010011101111000101000111001100+0101=0 0001 即即 - 4 + 5 = 1對溢出的處理方法：對溢出的處理方法：如果和的位數(shù)不能擴展，運算結(jié)果一定是不正確的。如果和的位數(shù)不能擴展，運算結(jié)果一定是不正確的。常用的處理方法有：常用的

45、處理方法有： 飽和法：計算結(jié)果在最大值飽和法：計算結(jié)果在最大值(2n-1-1)或最小值或最小值(-2n-1) 邏邏輯輯圖圖10101001001110111000101000111010000001- 4 + 5 = 1-6-7=-8對溢出的處理方法：對溢出的處理方法： 移位法：以進位位作為結(jié)果的最高位，然后右移一移位法：以進位位作為結(jié)果的最高位，然后右移一位作為加法的結(jié)果。位作為加法的結(jié)果。邏邏輯輯圖圖10101001001110111000101000111010010001- 4 + 5 = 1-6-7=-72.3.5 加法器加法器4加法器集成電路加法器集成電路1) 集成的集成的4位加法

46、器：位加法器：74HC83、74HC283，4位二進制超前進位加位二進制超前進位加法器。法器。 引腳圖引腳圖邏輯圖邏輯圖功能舉例功能舉例輸輸 入入輸輸 出出CINA3A2A1A0B3B2B1B0COUTS3S2S1S0例例1LHLHLHLLHHLLHH例例2HLHHHHHLLHLHLL注：注： H高電平；高電平；L低電平。低電平。 例例1實現(xiàn)的運算：實現(xiàn)的運算：0+1010+1001=1 0011，相當于十進制數(shù)相當于十進制數(shù) 0+10+9=19。 例例2實現(xiàn)的運算：實現(xiàn)的運算：1+0111+1100=1 0100，相當于十進制數(shù)相當于十進制數(shù) 1+7+12=20。2.3.5 加法器加法器4加

47、法器集成電路加法器集成電路2) 集成加法器的擴展集成加法器的擴展2片片74HC2838位加法器位加法器 2.3.6 乘法器乘法器本小節(jié)介紹：本小節(jié)介紹：1乘法器原理乘法器原理2乘法器的實現(xiàn)乘法器的實現(xiàn)2.3.6 乘法器乘法器1乘法器原理乘法器原理無符號二進制數(shù)的乘法和十進制數(shù)的乘法相似。無符號二進制數(shù)的乘法和十進制數(shù)的乘法相似。乘法原理乘法原理部分積的實現(xiàn)部分積的實現(xiàn)2.3.6 乘法器乘法器2乘法器的實現(xiàn)乘法器的實現(xiàn)2.4 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計2.4.1 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法2.4.2 組合邏輯電路的設(shè)計舉例組合邏輯電路的設(shè)計舉例2.4.3 利用已有組合

48、集成電路實現(xiàn)其他組合利用已有組合集成電路實現(xiàn)其他組合邏輯函數(shù)邏輯函數(shù)2.4.1 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法v設(shè)計步驟：設(shè)計步驟：(1) 分析設(shè)計要求，將文字描述的設(shè)計要求抽象成分析設(shè)計要求，將文字描述的設(shè)計要求抽象成輸出變量與輸入變量的邏輯關(guān)系，列出功能表。輸出變量與輸入變量的邏輯關(guān)系，列出功能表。(2) 列真值表。首先定義變量名稱，對各輸入、輸列真值表。首先定義變量名稱，對各輸入、輸出信號的狀態(tài)進行賦值，列真值表。出信號的狀態(tài)進行賦值，列真值表。(3) 寫出邏輯表達式并進行化簡。寫出邏輯表達式并進行化簡。 (4) 根據(jù)所選擇的門電路的類型，變換最簡表達式，根據(jù)所選擇的門電路

49、的類型，變換最簡表達式，以便用所選擇的門電路實現(xiàn)。以便用所選擇的門電路實現(xiàn)。(5) 根據(jù)邏輯表達式畫出邏輯電路圖。根據(jù)邏輯表達式畫出邏輯電路圖。2.4.2 組合邏輯電路的設(shè)計舉例組合邏輯電路的設(shè)計舉例【例例2-3】 設(shè)計一舉重比設(shè)計一舉重比賽的裁判表決電路。賽的裁判表決電路。（1）分析設(shè)計要求。）分析設(shè)計要求。三名裁判的判定信號作為三名裁判的判定信號作為輸入信號，最終判定結(jié)果輸入信號，最終判定結(jié)果作為輸出信號。作為輸出信號。根據(jù)規(guī)則，列出功能表。根據(jù)規(guī)則，列出功能表。裁判裁判1裁判裁判2裁判裁判3最終最終失敗失敗成功成功(2) 列真值表。列真值表。設(shè)定變量：設(shè)定變量：輸入輸入A、B、C 代表裁

50、判代表裁判1、裁、裁判判2、裁判、裁判3；輸出輸出Y 代表最終結(jié)果。代表最終結(jié)果。狀態(tài)賦值：狀態(tài)賦值：A、B、C：0 失敗失敗1 成功成功Y：0 失敗失敗1 成功成功 ABCY00000101001110010111011100010111(3) 化簡邏輯函數(shù)。化簡邏輯函數(shù)。ABCY00000010010001111000101111011111ACBCABY真真值值表表卡諾圖卡諾圖最簡與或式最簡與或式(4) 變換表達式。變換表達式。 ACBCABYACBCABACBCAB(5) 畫邏輯圖。畫邏輯圖。 2.4.2 組合邏輯電路的設(shè)計舉例組合邏輯電路的設(shè)計舉例【例例2-4】 設(shè)計一個道設(shè)計一個道

51、路交通信號燈故障檢路交通信號燈故障檢測電路。測電路。(1) 分析設(shè)計要求。分析設(shè)計要求。當三盞燈全滅或兩盞當三盞燈全滅或兩盞及兩盞以上燈亮?xí)r，及兩盞以上燈亮?xí)r，應(yīng)產(chǎn)生故障報警。應(yīng)產(chǎn)生故障報警。 紅燈紅燈黃燈黃燈綠燈綠燈是否是否報警報警滅滅滅滅滅滅滅滅滅滅亮亮滅滅亮亮滅滅滅滅亮亮亮亮亮亮滅滅滅滅亮亮滅滅亮亮亮亮亮亮滅滅亮亮亮亮亮亮是是否否否否是是否否是是是是是是(2) 列真值表。列真值表。設(shè)定變量：設(shè)定變量：R(red)紅燈紅燈Y(yellow)黃燈黃燈G(green)綠燈綠燈Z報警信號報警信號狀態(tài)賦值：狀態(tài)賦值：R、Y、G ：0 燈滅燈滅 1 燈亮燈亮Z：0 不報警不報警1 報警報警 RYGZ

52、00000101001110010111011110010111(3) 化簡邏輯函數(shù)?；嗊壿嫼瘮?shù)。真真值值表表卡諾圖卡諾圖最簡與或式最簡與或式RYGZ00010010010001111000101111011111YGRGRYGYRZ(4) 變換表達式。變換表達式。 (5) 畫邏輯圖。畫邏輯圖。 YGRGRYGYRZYGRGRYGYR2.4.2 組合邏輯電路的設(shè)計舉例組合邏輯電路的設(shè)計舉例【例例2-5】 設(shè)計一個設(shè)計一個4位的原碼位的原碼-補碼轉(zhuǎn)換器。補碼轉(zhuǎn)換器。(1) 分析設(shè)計要求。分析設(shè)計要求。 有有4位輸入（原碼）、位輸入（原碼）、4位輸出（補碼）位輸出（補碼）(2) 列真值表。列真值

53、表。設(shè)定變量：設(shè)定變量：4位原碼輸入為位原碼輸入為A(A3A2A1A0)4位補碼輸出為位補碼輸出為Y(Y3Y2Y1Y0)， 輸輸 入入輸輸 出出十進十進制數(shù)制數(shù)A3A2A1A0Y3Y2Y1Y000000000000010001100100010200110011301000100401010101501100110601110111710000000-010011111-110101110-210111101-311001100-411011011-511101010-611111001-7(3) 化簡邏輯函數(shù)。化簡邏輯函數(shù)。 0313233AAAAAAY023123012232AAAAAAA

54、AAAAY01301131AAAAAAAY00AY (4) 畫邏輯圖。畫邏輯圖。 2.4.3 利用已有組合集成電路實現(xiàn)利用已有組合集成電路實現(xiàn)其他組合邏輯函數(shù)其他組合邏輯函數(shù)1使用譯碼器實現(xiàn)組合邏輯電路使用譯碼器實現(xiàn)組合邏輯電路原理：原理：二進制譯碼器又叫變量譯碼器或最小項譯二進制譯碼器又叫變量譯碼器或最小項譯碼器碼器,它的它的輸出端提供了其輸入變量的全部最小項輸出端提供了其輸入變量的全部最小項。任何一個函數(shù)都可以寫成最小項之和的形式。任何一個函數(shù)都可以寫成最小項之和的形式。0127AAAY 0120AAAY 0121AAAY 0m 1m 7m 【例例2-6】 利用譯碼器實現(xiàn)例利用譯碼器實現(xiàn)例

55、2-4中的組合邏輯中的組合邏輯函數(shù)。函數(shù)。YGRGRYGYRZ(1) 選擇集成二進制譯碼器：由于有選擇集成二進制譯碼器：由于有三個輸入變量，三個輸入變量，因而因而選選 3 線線 8 線譯碼器線譯碼器 74HC138(2) 寫函數(shù)的標準與或式寫函數(shù)的標準與或式G Y RYGRGRYZGYRRRYGYYRGGGRY)()()(GYRYGRGYRGRYRYG(3) 確認變量和輸入關(guān)系確認變量和輸入關(guān)系若將若將R、Y、G分別接到譯碼器的分別接到譯碼器的A2、A1、A0端，端，即即A2=R，A1=Y，A0=G，則，則GYRYGRGYRGRYRYGZ012012012012012AAAAAAAAAAAAA

56、AA012012012012012AAAAAAAAAAAAAAA012012012012012AAAAAAAAAAAAAAA03567YYYYY(4) 畫連線圖畫連線圖由由 A2=R，A1=Y，A0=G及及03567YYYYYZ 得得2.4.3 利用已有組合集成電路實現(xiàn)利用已有組合集成電路實現(xiàn)其他組合邏輯函數(shù)其他組合邏輯函數(shù)2使用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路使用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路原理：原理：數(shù)據(jù)選擇器的輸出函數(shù)包含了選擇控制端數(shù)據(jù)選擇器的輸出函數(shù)包含了選擇控制端(S1、S0)的所有最小項。的所有最小項。例，例，4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器(74HC153)，輸出函數(shù)，輸出函數(shù)013012

57、011010SSISSISSISSIY選擇數(shù)據(jù)選擇器時，待實現(xiàn)組合邏輯函數(shù)的輸入變選擇數(shù)據(jù)選擇器時，待實現(xiàn)組合邏輯函數(shù)的輸入變量個數(shù)量個數(shù)n與數(shù)據(jù)選擇器選擇控制端的個數(shù)與數(shù)據(jù)選擇器選擇控制端的個數(shù) i 之間的之間的關(guān)系：關(guān)系：n=i+1【例例2-7】 利用數(shù)據(jù)選擇器實現(xiàn)例利用數(shù)據(jù)選擇器實現(xiàn)例2-4中的組合中的組合邏輯函數(shù)。邏輯函數(shù)。YGRGRYGYRZ(1) 選擇數(shù)據(jù)選擇器：由于輸入變量個數(shù)選擇數(shù)據(jù)選擇器：由于輸入變量個數(shù)n=3，則數(shù)，則數(shù)據(jù)選擇器選擇控制端的個數(shù)據(jù)選擇器選擇控制端的個數(shù) i 的值為：的值為：i=n-1 = 3 1 = 2因而選擇因而選擇4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74HC153。(2) 寫出函數(shù)的寫出函數(shù)的標準與或式標準與或式Y(jié)GRGRYGYRZGYRYGRGYRGRYRYG寫出選擇