chp3-1_SRAM與DRAM1

1、1第三章第三章 內(nèi)部存儲器內(nèi)部存儲器3.1存儲器概述3.2SRAM存儲器3.3DRAM存儲器3.4只讀存儲器和閃速存儲器3.5并行存儲器3.6Cache存儲器返回23.1存儲器概述存儲器概述一、分類l按存儲介質(zhì)分類l磁芯存儲器l半導體存儲器l磁表面存儲器l光存儲器33.1存儲器概述存儲器概述一、分類l按存取方式分類l隨機存取存儲器（RAM） l順序存取存儲器（SAM）l半順序存取存儲器（直接存取存儲器DAM）l按讀寫功能分類lRAM：雙極型/MOSlROM：MROM/PROM/EPROM/EEPROM43.1存儲器概述存儲器概述一、分類l按信息的可保存性分類l易失性存儲器l非易失性存儲器l按存

2、儲器系統(tǒng)中的作用分類l輔存（外存）l主存（內(nèi)存）l緩存（高速緩沖存儲器）l控制存儲器CPUCPUCacheCache主存主存外存外存53.1存儲器概述存儲器概述二、存儲器分級結(jié)構(gòu)1、目前存儲器的特點是：速度快的存儲器價格貴，容量小；價格低的存儲器速度慢，容量大。 在計算機存儲器體系結(jié)構(gòu)設(shè)計時，我們希望存儲器系統(tǒng)的性能高、價格低，那么在存儲器系統(tǒng)設(shè)計時，應當在存儲器容量，速度和價格方面的因素作折中考慮，建立了分層次的存儲器體系結(jié)構(gòu)如下圖所示。63.1.2 存儲器分級結(jié)構(gòu)存儲器分級結(jié)構(gòu)2、分級結(jié)構(gòu)l高速緩沖存儲器簡稱cache，它是計算機系統(tǒng)中的一個高速小容量半導體存儲器。l主存儲器簡稱主存，是計

3、算機系統(tǒng)的主要存儲器，用來存放計算機運行期間的大量程序和數(shù)據(jù)。l外存儲器簡稱外存，它是大容量輔助存儲器。73.1.2 存儲器分級結(jié)構(gòu)存儲器分級結(jié)構(gòu)l分層存儲器系統(tǒng)之間的連接關(guān)系83.1.3主存儲器的技術(shù)指標主存儲器的技術(shù)指標一、內(nèi)存的編址單元l字節(jié)存儲單元：存放一個字節(jié)的單元，相應的地址稱為字節(jié)地址。l字存儲單元：存放一個機器字的存儲單元，相應的單元地址叫字地址。l編址單元相同，主存容量越大，地址碼越長；主存容量相同，編址單位越小，地址碼越長l內(nèi)存64MB，按字節(jié)編址或字編址，求地址范圍？93.1.3主存儲器的技術(shù)指標主存儲器的技術(shù)指標二、主要性能指標l存儲容量：指一個存儲器中可以容納的存儲單

4、元總數(shù)。存儲容量越大，能存儲的信息就越多。l存取時間（存儲器訪問時間）：指一次讀/寫操作命令發(fā)出到該操作完成。l存儲周期：指連續(xù)啟動兩次讀/寫操作所需間隔的最小時間。通常，存儲周期略大于存取時間，其時間單位為ns。l存儲器帶寬：單位時間里存儲器所存取的信息量，通常以位/秒或字節(jié)/秒做度量單位。103.2 半導體存儲器半導體存儲器半導體存儲器半導體讀寫存儲器RAM半導體只讀存儲器ROM掩膜只讀存儲器PROMEPROMEEPROM雙極型MOS型(內(nèi)存)TTL型ECL型I L型靜態(tài)SRAM動態(tài)DRAM113.2 SRAM存儲器存儲器l主存（內(nèi)部存儲器）是半導體存儲器。根據(jù)信息存儲的機理不同可以分為兩

5、類：l靜態(tài)讀寫存儲器(SRAM)：存取速度快l動態(tài)讀寫存儲器(DRAM)：存儲容量大123.2 SRAM存儲器存儲器一、SRAM存儲元的記憶原理VccT3T1T4T2T5T6行線行線WWT1、T3：MOS反相器觸發(fā)器T2、T4：MOS反相器T5、T6：控制門管Z：字線，選擇存儲單元W 、W：位線，完成讀/寫操作 定義存 “0”：T1導通，T2截止；存 “1”：T1截止，T2導通133.2 SRAM存儲器存儲器一、SRAM存儲元的記憶原理VccT3T1T4T2T5T6行線行線WWT5、T6導通，選中該單元Z：加高電平，寫入：W高、W低電平，寫0；反之，寫1讀出：根據(jù)W、W上有無電流，讀1/0T5

6、、T6截止，位線與雙穩(wěn)態(tài)電路分離，保持原有狀態(tài)不變Z：加低電平，非破壞性讀出工作：工作：保持：保持：寫入寫入0 0保持保持讀出讀出143.2 SRAM存儲器存儲器一、基本的靜態(tài)存儲元陣列1、存儲位元2、三組信號線l地址線l數(shù)據(jù)線l行線l列線l控制線153.2 SRAM存儲器存儲器二、基本的SRAM邏輯結(jié)構(gòu)lSRAM芯大多采用雙譯碼方式，以便組織更大的存儲容量。采用了二級譯碼：將地址分成x向、y向兩部分如圖所示。163.2 SRAM存儲器存儲器l存儲體（2561288）l通常把各個字的同一個字的同一位集成在一個芯片（32K1）中，32K位排成256128的矩陣。8個片子就可以構(gòu)成32KB。l地址

7、譯碼器l采用雙譯碼的方式（減少選擇線的數(shù)目）。lA0A7為行地址譯碼線lA8A14為列地址譯碼線173.2 SRAM存儲器存儲器l讀與寫的互鎖邏輯控制信號中CS是片選信號，CS有效時（低電平），門G1、G2均被打開。OE為讀出使能信號，OE有效時（低電平），門G2開啟，當寫命令WE=1時（高電平），門G1關(guān)閉，存儲器進行讀操作。寫操作時，WE=0，門G1開啟，門G2關(guān)閉。注意，門G1和G2是互鎖的，一個開啟時另一個必定關(guān)閉，這樣保證了讀時不寫，寫時不讀。183.2 SRAM存儲器存儲器三、存儲器的讀寫周期l讀周期l讀出時間Taql讀周期讀周期時間Trcl寫周期l寫周期寫周期時間Twcl寫時間T

8、wdl存取周期l讀周期時間Trc=寫周期時間Twc19例例1P70：圖：圖3.5(a)是是SRA的寫入時序圖。其中的寫入時序圖。其中R/W是是讀讀/寫命令控制線，當寫命令控制線，當R/W線為低電平時，存儲器按線為低電平時，存儲器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出圖給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出圖3.5(a)寫入時序中的錯誤，并畫出正確的寫入時序圖。寫入時序中的錯誤，并畫出正確的寫入時序圖。解：點擊上圖203.3 DRAM存儲器存儲器一、DRAM存儲位元的記憶原理 SRAM存儲器的存儲位元是一個觸發(fā)器，它具有兩個穩(wěn)定的狀態(tài)。而DRAM存儲器的存儲位元是由一個MOS晶體管和電

9、容器組成的記憶電路。 213.3 DRAM存儲器存儲器一、DRAM存儲位元的記憶原理C：記憶單元T：控制門管Z：字線W ：位線 定義存 “0”：C無電荷；存 “1”：C有電荷CWZT 組成3.3 DRAM存儲器存儲器一、DRAM存儲位元的記憶原理CWZTZ：加低電平，T截止，該單元未選中，保持原狀態(tài)1、需動態(tài)刷新寫入： Z加高電平，T導通，在W上高/低電平，寫1/0讀出：W先預充電，斷開充電回路； Z加高電平，T導通；根據(jù)W線電位的變化，讀1/0 工作 保持寫寫1寫寫0保持保持2、破壞性讀出，需重寫讀出讀出22233.3 DRAM存儲器存儲器1、MOS管做為開關(guān)使用，而所存儲的信息1或0則是由

10、電容器上的電荷量來體現(xiàn)當電容器充滿電荷時，代表存儲了1，當電容器放電沒有電荷時，代表存儲了0。2、圖(a)表示寫1到存儲位元。此時輸出緩沖器關(guān)閉、刷新緩沖器關(guān)閉，輸入緩沖器打開（R/W為低），輸入數(shù)據(jù)DIN=1送到存儲元位線上，而行選線為高，打開MOS管，于是位線上的高電平給電容器充電，表示存儲了1。 3、圖(b)表示寫0到存儲位元。此時輸出緩沖器和刷新緩沖器關(guān)閉，輸入緩沖器打開，輸入數(shù)據(jù)DIN=0送到存儲元位線上；行選線為高，打開MOS管，于是電容上的電荷通過MOS管和位線放電，表示存儲了0。4、圖(c)表示從存儲位元讀出1。輸入緩沖器和刷新緩沖器關(guān)閉，輸出緩沖器/讀放打開（R/W為高）。行

11、選線為高，打開MOS管，電容上所存儲的1送到位線上，通過輸出緩沖器/讀出放大器發(fā)送到DOUT,即DOUT=1。5、圖(d)表示(c)讀出1后存儲位元重寫1。由于(c)中讀出1是破壞性讀出，必須恢復存儲位元中原存的1。此時輸入緩沖器關(guān)閉，刷新緩沖器打開，輸出緩沖器/讀放打開，DOUT=1經(jīng)刷新緩沖器送到位線上，再經(jīng)MOS管寫到電容上。注意，輸入緩沖器與輸出緩沖器總是互鎖的。這是因為讀操作和寫操作是互斥的，不會同時發(fā)生。 243.3 DRAM存儲器存儲器二、DRAM芯片的邏輯結(jié)構(gòu)253.3 DRAM存儲器存儲器二、DRAM芯片的邏輯結(jié)構(gòu)下面我們通過一個例子來看一下動態(tài)存儲器的邏輯結(jié)構(gòu)如圖。l圖3.

12、7(a)示出1M4位DRAM芯片的管腳圖，其中有兩個電源腳、兩個地線腳，為了對稱，還有一個空腳（NC）。l圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與與SRAM不同的是不同的是：（1）增加了行地址鎖存器和列地址鎖存器增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲器容量很大，地址線寬度相應要增加，這勢必增加芯片地址線的管腳數(shù)目。為避免這種情況，采取的辦法是分時傳送地址碼。若地址總線寬度為10位，先傳送地址碼A0A9，由行選通信號RAS打入到行地址鎖存器；然后傳送地址碼A10A19，由列選通信號CRS打入到列地址鎖存器。芯片內(nèi)部兩部分合起來，地址線寬度達20位，存儲容量為1M4位。（2）增加了刷新計

13、數(shù)器和相應的控制電路增加了刷新計數(shù)器和相應的控制電路。DRAM讀出后必須重寫，而未讀寫的存儲元也要定期刷新，而且要按行刷新，所以刷新計數(shù)器的長度等于行地址鎖存器。刷新操作與讀/寫操作是交替進行的，所以通過2選1多路開關(guān)來提供刷新行地址或正常讀/寫的行地址。263.3 DRAM存儲器存儲器三、讀/寫周期l讀周期、寫周期的定義是從行選通信號RAS下降沿開始，到下一個RAS信號的下降沿為止的時間，也就是連續(xù)兩個讀周期的時間間隔。通常為控制方便，讀周期和寫周期時間相等。273.3 DRAM存儲器存儲器283.3 DRAM存儲器存儲器四、 刷新周期 l刷新：l刷新周期：兩次刷新之間相隔時間（刷新所有行）

14、l刷新方法：各芯片同時，片內(nèi)按行l(wèi)刷新方式：l集中刷新方式l分散刷新方式l異步刷新方式死區(qū)R/W刷新R/W刷新2ms50nsR/W刷新R/W刷新100nsR/W刷新R/W刷新R/WR/WR/W15.6微秒15.6 微秒15.6 微秒刷新請求 （DMA請求）刷新請求29SRAM與與DRAM比較比較SRAMDRAM結(jié)構(gòu)結(jié)構(gòu)復雜簡單體積體積大小速度速度快慢價格價格高低應用應用Cache內(nèi)存303.3 DRAM存儲器存儲器五、存儲器容量的擴充 l關(guān)心的問題l芯片的選用l地址分配與片選邏輯l信號線的連接313.3 DRAM存儲器存儲器五、存儲器容量的擴充 1、位擴展l給定的芯片位數(shù)較短ld=設(shè)計要求的存

15、儲器容量/選擇芯片存儲器容量l三組信號線中，地址線和控制線公用，而數(shù)據(jù)線單獨分開連接 例例 利用利用1K1K4 4位的位的SRAMSRAM芯片，設(shè)計一個存儲容量為芯片，設(shè)計一個存儲容量為1K1K8 8位的位的SRAMSRAM存儲器。存儲器。 解：所需芯片數(shù)量=(1K8)/(1K4)=2片323.3 DRAM存儲器存儲器五、存儲器容量的擴充 例例2 2 利用利用1K1K4 4位的位的SRAMSRAM芯片，設(shè)計一個存儲容量為芯片，設(shè)計一個存儲容量為1K1K8 8位的位的SRAMSRAM存儲器。（位擴展）存儲器。（位擴展） 解：所需芯片數(shù)量=(1K8)/(1K4)=2片333.3 DRAM存儲器存儲

16、器2、字擴展 l給定的芯片單元數(shù)較?。ㄗ謹?shù)少）ld=設(shè)計要求的存儲器容量/選擇芯片存儲器容量l三組信號組中地址總線的低位段和數(shù)據(jù)總線公用，控制總線中R/W公用，由地址總線的高位段譯碼來決定片選信號。 例例 用用16K16K8 8位的位的DRAMDRAM芯片設(shè)計芯片設(shè)計64K64K8 8位的位的DRAMDRAM存儲器存儲器解：所需芯片數(shù)d=（64K8）/（16K8）=4(片)343.3 DRAM存儲器存儲器 例例 利用利用16K16K8 8位的位的DRAMDRAM芯片，設(shè)計芯片，設(shè)計64K64K8 8位的位的DRAMDRAM存存儲器（字擴展）儲器（字擴展）解：所需芯片數(shù)d=（64K8）/（16K

17、8）=4(片)A0 A13A14 A150 035l主存儲器的邏輯設(shè)計l例題: 某半導體存儲器，總?cè)萘?KB。其中固化區(qū)2KB，選用EPROM芯片2716(2Kx8/片)；工作區(qū)2KB，選用SRAM芯片2114 (1Kx4/片)。地址總線A15A0(低)，雙向數(shù)據(jù)總線D7D0（1）計算芯片數(shù)ROM區(qū)： 2Kx8 1片2716 RAM區(qū)： 位擴展2片1Kx4 1Kx8 2組1Kx8 2KB 4片2114 字擴展（2）地址分配與片選邏輯存儲器 尋址邏輯芯片內(nèi)的尋址芯片外的地址分配與片選邏輯3.3 DRAM存儲器存儲器36l主存儲器的邏輯設(shè)計只讀芯片在地址低端,可讀寫芯片在地址高端大容量芯片在地址低

18、端,小容量芯片在地址高端存儲空間分配：A15A14A13A12A11A10A9A00 0 0 0 1 0 1 1 1 0 0 04KB需12位地址尋址：ROMA11A02KB1Kx4RAM1Kx41Kx41Kx4 0 1 1 1 1 1 1 1 1 1 0 0芯片容量芯片地址片選信號片選邏輯2KBA10A0CS0A111KBA9A0CS1A11A101KBA9A0CS1A11A103.3 DRAM存儲器存儲器37l主存儲器的邏輯設(shè)計（3）連接方式3.3 DRAM存儲器存儲器38例題：現(xiàn)有如下存儲芯片：2K4的ROM 、8K4的ROM 、4K4的RAM。若用它們組成容量為16KB的存儲器，前4K

19、B為ROM，后12KB為RAM，CPU的地址總線為16位。（1）各種存儲芯片分別用多少片？（2）各個芯片的地址如何分配？（3）正確選擇譯碼器及門電路，并畫出相應的邏輯結(jié)構(gòu)圖。3.3 DRAM存儲器存儲器39例題：某半導體存儲器容量15KB，其中固化區(qū)8KB，可選EPROM芯片為4K8；可隨機讀寫區(qū)7KB，可選SRAM芯片有：4K4、 2K4、 1K4的ROM。地址總線A15A0，雙向數(shù)據(jù)總線D7D0，R/W控制讀寫，MREQ為低電平時允許存儲器工作信號。設(shè)計并畫出該存儲器邏輯圖，著名地址分配、片選邏輯等。3.3 DRAM存儲器存儲器403.3 DRAM存儲器存儲器3、存儲器模塊條 l存儲器通常以插槽用模塊條形式供應市場。這種模塊條常稱為內(nèi)存條，它們是在一個條狀形的小印制電路板上，用一定數(shù)量的存儲器芯片，組成一個存儲容量固定的存儲模塊。如圖所示。l內(nèi)存條有30腳、72腳、100腳、144腳、168腳等多種形式。l30腳內(nèi)存條設(shè)計成8位數(shù)據(jù)線，存儲容量從256KB32MB。l72腳內(nèi)存條設(shè)計成32位數(shù)據(jù)總線l100腳以上內(nèi)存條既用于32位數(shù)據(jù)總線又用于64位數(shù)據(jù)總線，存儲容量從4MB512MB。 413.3 DRAM存儲器存儲器六、高級的DRAM結(jié)構(gòu) lFPM DRAM：快速頁模式