集成電路設(shè)計流程總體要求

1、.引引 言言 半導(dǎo)體器件物理半導(dǎo)體器件物理基礎(chǔ)基礎(chǔ)：包括：包括PNPN結(jié)的物理機(jī)制、結(jié)的物理機(jī)制、雙極管、雙極管、MOSMOS管的工作原理等管的工作原理等 器件器件 小規(guī)模電路小規(guī)模電路 大規(guī)模電路大規(guī)模電路 超大規(guī)模電路超大規(guī)模電路 甚大規(guī)模電路甚大規(guī)模電路 電路的制備電路的制備工藝工藝：光刻、刻蝕、氧化、離子注：光刻、刻蝕、氧化、離子注入、擴(kuò)散、化學(xué)氣相淀積、金屬蒸發(fā)或濺射、入、擴(kuò)散、化學(xué)氣相淀積、金屬蒸發(fā)或濺射、封裝等工序封裝等工序 集成電路設(shè)計：另一重要環(huán)節(jié)，最能反映人集成電路設(shè)計：另一重要環(huán)節(jié)，最能反映人的能動性的能動性 結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計出各結(jié)合具體的電路，具體的系統(tǒng)

2、，設(shè)計出各種各樣的電路種各樣的電路.總體要求總體要求系統(tǒng)功能設(shè)計系統(tǒng)功能設(shè)計寄存器傳輸級寄存器傳輸級描述描述寄存器傳輸級寄存器傳輸級模擬與驗證模擬與驗證子系統(tǒng)子系統(tǒng)/功能塊功能塊綜綜 合合門級邏輯門級邏輯網(wǎng)表網(wǎng)表邏輯模擬邏輯模擬與驗證與驗證電路模擬電路模擬與驗證與驗證版圖生成版圖生成邏輯圖邏輯圖電路圖電路圖集成電路設(shè)計流程集成電路設(shè)計流程.最終版圖數(shù)據(jù)最終版圖數(shù)據(jù)與測試向量與測試向量制版制版與工藝流片與工藝流片計算機(jī)輔助計算機(jī)輔助測試測試( ICCAT)生產(chǎn)定型生產(chǎn)定型工藝模擬工藝模擬版圖幾何設(shè)計規(guī)則和版圖幾何設(shè)計規(guī)則和電學(xué)規(guī)則檢查電學(xué)規(guī)則檢查網(wǎng)表一致性檢網(wǎng)表一致性檢查和后仿真查和后仿真.集成

3、電路設(shè)計方法集成電路設(shè)計方法 對于具體的集成電路，一般采用全定制設(shè)對于具體的集成電路，一般采用全定制設(shè)計方法或各種專用集成電路的設(shè)計方法。計方法或各種專用集成電路的設(shè)計方法。 全定制設(shè)計方法用于通用數(shù)字、模擬、數(shù)模混合全定制設(shè)計方法用于通用數(shù)字、模擬、數(shù)?；旌霞呻娐贰＠纾和ㄓ梦⑻幚砥?、存儲器等。集成電路。例如：通用微處理器、存儲器等。 專用集成電路專用集成電路（Application-Specific Integrated Circuit）：針：針對某一應(yīng)用或某一客戶的特殊要求而設(shè)計的集成對某一應(yīng)用或某一客戶的特殊要求而設(shè)計的集成電路，其特點是品種多、批量小、單片功能強(qiáng)，電路，其特點是品種

4、多、批量小、單片功能強(qiáng)，例如：玩具用芯片、通信專用芯片、語音芯片等。例如：玩具用芯片、通信專用芯片、語音芯片等。 半定制，半定制，F(xiàn)PGAFPGA.主流ASIC EDA研發(fā)商 開發(fā)商有開發(fā)商有Mentor GraphicsMentor Graphics、Cadence, Cadence, SynopsysSynopsys等。等。 其開發(fā)工具眾多，按照功能主要分為設(shè)計其開發(fā)工具眾多，按照功能主要分為設(shè)計輸入、綜合、版圖設(shè)計、靜態(tài)時序分析、輸入、綜合、版圖設(shè)計、靜態(tài)時序分析、動態(tài)時序分析、功耗估計、可測性分析等。動態(tài)時序分析、功耗估計、可測性分析等。.現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGA）

5、的基本原理）的基本原理 FPGAFPGA出現(xiàn)在出現(xiàn)在2020世紀(jì)世紀(jì)8080年代中期，與陣列型年代中期，與陣列型PLDPLD有所不有所不同，同，F(xiàn)PGAFPGA由許多獨立的可編程邏輯模塊組成，用戶可以由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實現(xiàn)不同的設(shè)計。通過編程將這些模塊連接起來實現(xiàn)不同的設(shè)計。 FPGAFPGA器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計靈活方便，可小型化、多功能、低功耗、低成本，設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證等特點。無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證等

6、特點。. FPGAFPGA由由可編程邏輯塊（可編程邏輯塊（CLBCLB）、輸入、輸入/ /輸出輸出模塊（模塊（IOBIOB）及可編程互連資源（）及可編程互連資源（PIRPIR）等三種可）等三種可編程電路和一個編程電路和一個SRAMSRAM結(jié)構(gòu)的配置存儲單元組成。結(jié)構(gòu)的配置存儲單元組成。CLBCLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個陣列，散布于整個芯片中；可編程輸排列成一個陣列，散布于整個芯片中；可編程輸入入/ /輸出模塊（輸出模塊（IOBIOB）主要完成芯片上的邏輯與外）主要完成芯片上的邏輯與外部引腳的接口，它通常排列在芯片的四周；可編部

7、引腳的接口，它通常排列在芯片的四周；可編程互連資源（程互連資源（IRIR）包括各種長度的連線線段和一）包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個些可編程連接開關(guān)，它們將各個CLBCLB之間或之間或CLBCLB與與IOBIOB之間以及之間以及IOBIOB之間連接起來，構(gòu)成特定功能的之間連接起來，構(gòu)成特定功能的電路。電路。.FPGAFPGA的基本結(jié)構(gòu)圖的基本結(jié)構(gòu)圖C CL LB BI IR RI IO OB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BI IO OB BI IO OB

8、BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR R.1可編程邏輯塊（可編程邏輯塊（CLB） CLBCLB主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。電路組成。邏輯函數(shù)發(fā)生器主要由查找表邏輯函數(shù)發(fā)生器主要由查找表LUT(look up LUT(look up

9、 table)table)構(gòu)成。構(gòu)成。0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器查找表LUT輸入1輸入2輸入3輸入4輸出函數(shù)發(fā)生器基于查找函數(shù)發(fā)生器基于查找表單元：表單元：. 3可編程互連資源（可編程互連資源（PIR） PIRPIR由許多金屬線段構(gòu)成，這些金屬線段帶有可編由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。實現(xiàn)程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。實現(xiàn)FPGAFPGA內(nèi)部的內(nèi)部的CLBCLB和和CLBCLB之間、之間、CLBCLB和和IOBIOB之間的連接。之間的連接。 XC4000XC4000系列采用

10、分段互連資源結(jié)構(gòu)，按相對長度系列采用分段互連資源結(jié)構(gòu)，按相對長度可分為單長線、雙長線和長線等三種?？煞譃閱伍L線、雙長線和長線等三種。2輸入輸入/輸出模塊（輸出模塊（IOB） IOBIOB主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/ /鎖鎖存器、輸出緩沖器組成，每個存器、輸出緩沖器組成，每個IOBIOB控制一個引腳，它們控制一個引腳，它們可被配置為輸入、輸出或雙向可被配置為輸入、輸出或雙向I/OI/O功能。功能。. FPGAFPGA采用采用SRAMSRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，電后，SRAMSRAM中的數(shù)據(jù)丟失

11、中的數(shù)據(jù)丟失。因此，需在因此，需在FPGAFPGA外加外加EPROMEPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAMSRAM中。中。CPLDCPLD器件一般采用器件一般采用EEPROMEEPROM存儲技術(shù)，可重復(fù)存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，編程，并且系統(tǒng)掉電后，EEPROMEEPROM中的數(shù)據(jù)不會丟失，中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。適于數(shù)據(jù)的保密。 FPGAFPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯.如果要求實現(xiàn)較復(fù)雜的組合電路則需要幾個如果要求實現(xiàn)較復(fù)雜的組合電路則

12、需要幾個CLBCLB結(jié)合起結(jié)合起來實現(xiàn)。來實現(xiàn)。CPLDCPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。的組合功能，但觸發(fā)器資源相對較少。FPGAFPGA與與CPLDCPLD的區(qū)別的區(qū)別. FPGAFPGA為細(xì)粒度結(jié)構(gòu)，為細(xì)粒度結(jié)構(gòu)，CPLDCPLD為粗粒度結(jié)構(gòu)。為粗粒度結(jié)構(gòu)。FPGAFPGA內(nèi)部有內(nèi)部有豐富連線資源，豐富連線資源，CLBCLB分塊較小，芯片的利用率較高。分塊較小，芯片的利用率較高。CPLDCPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道

13、連接，其容量有且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此限，限制了器件的靈活布線，因此CPLDCPLD利用率較利用率較FPGAFPGA器件低。器件低。 FPGAFPGA為非連續(xù)式布線，為非連續(xù)式布線，CPLDCPLD為連續(xù)式布線。為連續(xù)式布線。FPGAFPGA器件器件在每次編程時實現(xiàn)的邏輯功能一樣，但在每次編程時實現(xiàn)的邏輯功能一樣，但走的路線不同走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵因此延時不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。的路線給予限制。CPLDCPLD每次布線路徑一樣，每次布線路徑一樣，CPLDCPLD的連的連續(xù)式

14、互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)連續(xù)式互連結(jié)構(gòu)消除了分段式互消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。且具有固定延時的通路。CPLDCPLD的延時較小。的延時較小。.FPGA的主要應(yīng)用領(lǐng)域FPGA作為主控芯片一作為主控芯片一數(shù)字邏輯數(shù)字邏輯 n單純的數(shù)字邏輯，沒有CPU和總線。n支持非常廣泛的接口標(biāo)準(zhǔn)（PCI-E、SPI、I2C）。n 接口的轉(zhuǎn)換。 n 算法簡單重復(fù)計算和數(shù)據(jù)量龐大的并行計算。n 快速的乘

15、加處理。n EDA實驗 .FPGA的主要應(yīng)用領(lǐng)域FPGA作為主控芯片二作為主控芯片二DSP處理處理 nFPGA主要利用片內(nèi)的乘加器模塊。n基于硬件的并行處理，多個乘加模塊可以在一個時鐘周期內(nèi)同時進(jìn)行。具有更大的數(shù)據(jù)吞吐量。 nFPGA的靈活性配置，使得數(shù)據(jù)的位寬可以調(diào)整。滿足不同的設(shè)計需要。 .FPGA的主要應(yīng)用領(lǐng)域FPGA作為主控芯片三作為主控芯片三嵌入式系統(tǒng)嵌入式系統(tǒng) n簡單地講，就是在FPGA內(nèi)部放置了一個或多個CPU n放置在FPGA內(nèi)部的CPU有兩種形式，第一種是硬核，出廠固定，無法更改。第二種是軟核，可進(jìn)行軟件配置，可以通過軟硬件相結(jié)合的方式，提高整體系統(tǒng)結(jié)構(gòu)的靈活性，便于日后的升

16、級和改進(jìn)。n系統(tǒng)可裁剪。 .典型FPGA應(yīng)用設(shè)計流程系統(tǒng)設(shè)計系統(tǒng)設(shè)計算法設(shè)計算法設(shè)計RTLRTL設(shè)計設(shè)計系統(tǒng)驗證系統(tǒng)驗證算法驗證算法驗證RTLRTL驗證驗證邏輯綜合邏輯綜合布局布線布局布線后仿真后仿真數(shù)據(jù)流下載數(shù)據(jù)流下載硬件驗證硬件驗證EDAEDA工具輔助完工具輔助完成成.典型的FPGA設(shè)計流程 電路功能設(shè)計電路功能設(shè)計 設(shè)計輸入設(shè)計輸入 前仿真（功能仿真）前仿真（功能仿真） 綜合綜合( (優(yōu)化、綜合、映射優(yōu)化、綜合、映射) ) 綜合后仿真綜合后仿真 布局布線布局布線 后仿真（時序仿真）后仿真（時序仿真） 生成下載文件，進(jìn)行板級驗證生成下載文件，進(jìn)行板級驗證 器件編程器件編程 電路調(diào)試電路調(diào)試

17、.典型的FPGA設(shè)計流程 電路功能設(shè)計電路功能設(shè)計在系統(tǒng)設(shè)計之前，首先要進(jìn)行的是方案論證和在系統(tǒng)設(shè)計之前，首先要進(jìn)行的是方案論證和FPGAFPGA芯片選擇等準(zhǔn)備工作。系統(tǒng)工程師根據(jù)任務(wù)芯片選擇等準(zhǔn)備工作。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標(biāo)和復(fù)雜度，對工作速度和芯要求，如系統(tǒng)的指標(biāo)和復(fù)雜度，對工作速度和芯片本身的各種資源、成本等方面進(jìn)行權(quán)衡，選擇片本身的各種資源、成本等方面進(jìn)行權(quán)衡，選擇合理的設(shè)計方案和合適的器件類型。一般都采用合理的設(shè)計方案和合適的器件類型。一般都采用自頂向下的設(shè)計方法，把系統(tǒng)分成若干個基本單自頂向下的設(shè)計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基

18、元，然后再把每個基本單元劃分為下一層次的基本單元，直到可以直接使用本單元，直到可以直接使用EDAEDA元件庫為止。元件庫為止。.典型的FPGA設(shè)計流程 設(shè)計輸入設(shè)計輸入設(shè)計輸入是將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件設(shè)計輸入是將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入給要求的某種形式表示出來，并輸入給EDAEDA工具工具的過程。常用的方法有硬件描述語言（的過程。常用的方法有硬件描述語言（HDLHDL）和原理圖輸入方法等。原理圖輸入方式是一種和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需要的

19、器件從元件庫中應(yīng)用比較廣泛，它將所需要的器件從元件庫中調(diào)出來，畫出原理圖。這種方法雖然直觀并易調(diào)出來，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護(hù)，不利于模于仿真，但效率很低，且不易維護(hù)，不利于模塊構(gòu)造和重用。更主要的缺點是可移植性差，塊構(gòu)造和重用。更主要的缺點是可移植性差，當(dāng)芯片升級后，所有的原理圖都需要做一定的當(dāng)芯片升級后，所有的原理圖都需要做一定的改動。改動。.典型的FPGA設(shè)計流程 設(shè)計輸入設(shè)計輸入目前，實際開發(fā)中應(yīng)用最廣的就是目前，實際開發(fā)中應(yīng)用最廣的就是HDLHDL輸入法，輸入法，利用文本描述設(shè)計，可以分為普通利用文本描述設(shè)計，可以分為普通HDLHDL和行為和行為

20、HDLHDL。普通。普通HDLHDL有有ABELABEL、CURCUR等，支持邏輯方程、等，支持邏輯方程、真值表和狀態(tài)機(jī)等表達(dá)方式，主要用于小型設(shè)真值表和狀態(tài)機(jī)等表達(dá)方式，主要用于小型設(shè)計。而在大中型工程中，主要使用行為計。而在大中型工程中，主要使用行為HDLHDL，其主流語言是其主流語言是Verilog HDLVerilog HDL和和VHDLVHDL。它們都是。它們都是美國電氣電子工程師學(xué)會（美國電氣電子工程師學(xué)會（IEEEIEEE）的標(biāo)準(zhǔn)，其）的標(biāo)準(zhǔn)，其共同特點有：語言與芯片工藝無關(guān)，利于自頂共同特點有：語言與芯片工藝無關(guān)，利于自頂向下設(shè)計，便于模塊劃分與移植，可移植性好，向下設(shè)計，便于

21、模塊劃分與移植，可移植性好，具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高。率高。.典型的FPGA設(shè)計流程 功能仿真功能仿真功能仿真也叫前仿真，是在編譯之前對用戶所功能仿真也叫前仿真，是在編譯之前對用戶所設(shè)計的電路進(jìn)行邏輯功能驗證，此時的仿真沒設(shè)計的電路進(jìn)行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進(jìn)行檢測。仿真有延遲信息，僅對初步的功能進(jìn)行檢測。仿真前，要先利用波形編輯器和前，要先利用波形編輯器和HDLHDL等建立波形文件等建立波形文件和測試向量（將所關(guān)心的輸入信號組成序列）和測試向量（將所關(guān)心的輸入信號組成序列）仿真結(jié)果將會生成報告文件和輸出

22、信號波形，仿真結(jié)果將會生成報告文件和輸出信號波形，從中便可以觀察各個節(jié)點信號的變化。如果發(fā)從中便可以觀察各個節(jié)點信號的變化。如果發(fā)現(xiàn)錯誤，則返回設(shè)計以修改邏輯設(shè)計。常用的現(xiàn)錯誤，則返回設(shè)計以修改邏輯設(shè)計。常用的工具有：工具有：MentorMentor公司的公司的ModelsimModelsim、SynopsysSynopsys公公司的司的VCSVCS。.典型的FPGA設(shè)計流程 綜合綜合將較高級抽象層次的描述轉(zhuǎn)化為較低層次的描將較高級抽象層次的描述轉(zhuǎn)化為較低層次的描述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計平面化，供輯連接，使層次設(shè)計平面化

23、，供FPGAFPGA布局布線布局布線軟件進(jìn)行實現(xiàn)。綜合優(yōu)化是指將設(shè)計輸入編譯軟件進(jìn)行實現(xiàn)。綜合優(yōu)化是指將設(shè)計輸入編譯成由與門、或門、非門、成由與門、或門、非門、RAMRAM、觸發(fā)器等基本邏、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實的門輯單元組成的邏輯連接網(wǎng)表，而并非真實的門級電路。真實具體的門級電路需要利用級電路。真實具體的門級電路需要利用FPGAFPGA制制造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)門級結(jié)構(gòu)網(wǎng)表來產(chǎn)生。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門門級結(jié)構(gòu)網(wǎng)表來產(chǎn)生。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門級結(jié)構(gòu)網(wǎng)表，級結(jié)構(gòu)網(wǎng)表，HDLHDL程序編寫必須符合特定綜合器程序編

24、寫必須符合特定綜合器所要求的風(fēng)格。常用的工具：所要求的風(fēng)格。常用的工具：synplifysynplify.典型的FPGA設(shè)計流程 綜合后仿真綜合后仿真綜合后仿真檢查綜合結(jié)果是否和原設(shè)計一致。綜合后仿真檢查綜合結(jié)果是否和原設(shè)計一致。在仿真時，把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注在仿真時，把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注到綜合仿真模型中去，可估計門延時帶來的影到綜合仿真模型中去，可估計門延時帶來的影響。但這一步驟不能估計線延時，因此和布線響。但這一步驟不能估計線延時，因此和布線后的實際情況還有一定的差距，并不是十分準(zhǔn)后的實際情況還有一定的差距，并不是十分準(zhǔn)確。目前的綜合工具都較為成熟，對于一般的確。目前的

25、綜合工具都較為成熟，對于一般的設(shè)計可以省略這一步，但如果在布局布線之后設(shè)計可以省略這一步，但如果在布局布線之后發(fā)現(xiàn)電路結(jié)構(gòu)與設(shè)計意圖不符，則需要回溯到發(fā)現(xiàn)電路結(jié)構(gòu)與設(shè)計意圖不符，則需要回溯到綜合后仿真來確認(rèn)問題所在。綜合后仿真來確認(rèn)問題所在。.典型的FPGA設(shè)計流程 設(shè)計實現(xiàn)與布局布線設(shè)計實現(xiàn)與布局布線設(shè)計實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體設(shè)計實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的的FPGAFPGA芯片上，布局布線是其中最重要的過程。芯片上，布局布線是其中最重要的過程。布局是將邏輯網(wǎng)表中的硬件原語和底層單元合布局是將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且理地

26、配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間做出選擇。往往需要在速度最優(yōu)和面積最優(yōu)之間做出選擇。布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個元件。目前，種連線資源，合理正確地連接各個元件。目前，F(xiàn)PGAFPGA的結(jié)構(gòu)非常復(fù)雜，特別是在由時序約束條的結(jié)構(gòu)非常復(fù)雜，特別是在由時序約束條件時，需要利用時序驅(qū)動的引擎進(jìn)行布局布線。件時，需要利用時序驅(qū)動的引擎進(jìn)行布局布線。布線結(jié)束后，軟件工具會自動生成報告，提供布線結(jié)束后，軟件工具會自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況。有關(guān)設(shè)計中各部分資源的使用情況。

27、.典型的FPGA設(shè)計流程 時序仿真時序仿真也叫后仿真，是指將布局布線的延時信息反注也叫后仿真，是指將布局布線的延時信息反注解到設(shè)計網(wǎng)表中來檢測有無時序違規(guī)（不滿足解到設(shè)計網(wǎng)表中來檢測有無時序違規(guī)（不滿足時序約束條件或器件固有的時序規(guī)則，如建立時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等）現(xiàn)象。時序仿真包含的延時間、保持時間等）現(xiàn)象。時序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的遲信息最全，也最精確，能較好地反映芯片的實際工作情況。由于不同芯片的內(nèi)部延時不一實際工作情況。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案給延時帶來不同的影樣，不同的布局布線方案給延時帶來不同的

28、影響。因此在布局布線后，通過對系統(tǒng)和各個模響。因此在布局布線后，通過對系統(tǒng)和各個模塊進(jìn)行時序仿真，分析其時序關(guān)系，估計系統(tǒng)塊進(jìn)行時序仿真，分析其時序關(guān)系，估計系統(tǒng)性能，以及檢查和消除競爭冒險是非常必要的。性能，以及檢查和消除競爭冒險是非常必要的。.典型的FPGA設(shè)計流程 板級仿真與驗證板級仿真與驗證主要應(yīng)用于高速電路設(shè)計中，對高速系統(tǒng)的信主要應(yīng)用于高速電路設(shè)計中，對高速系統(tǒng)的信號完整性、電磁干擾等特征進(jìn)行分析，一般都號完整性、電磁干擾等特征進(jìn)行分析，一般都以第三方工具進(jìn)行仿真和驗證。以第三方工具進(jìn)行仿真和驗證。.典型的FPGA設(shè)計流程 器件編程與調(diào)試器件編程與調(diào)試設(shè)計的最后一步就是器件編程與調(diào)

29、試了。器件設(shè)計的最后一步就是器件編程與調(diào)試了。器件編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件，編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件，Bitstream GenerationBitstream Generation），然后將編程數(shù)據(jù)下），然后將編程數(shù)據(jù)下載到載到FPGAFPGA芯片中。其中，芯片編程需要滿足一芯片中。其中，芯片編程需要滿足一定的條件，如編程電壓、編程時序和編程算法定的條件，如編程電壓、編程時序和編程算法等方面。邏輯分析儀（等方面。邏輯分析儀（Logic AnalyzerLogic Analyzer，LALA）是是FGPAFGPA設(shè)計的主要調(diào)試工具，但需要引出大量設(shè)計的主要調(diào)試工

30、具，但需要引出大量的測試管腳，且的測試管腳，且LALA價格昂貴。目前，主要利用價格昂貴。目前，主要利用FGPAFGPA芯片生產(chǎn)商提供的內(nèi)嵌在線邏輯分析儀芯片生產(chǎn)商提供的內(nèi)嵌在線邏輯分析儀（Xilinx ISE ChipscopeXilinx ISE Chipscope、Altera Quartus Altera Quartus II SignalTap IIII SignalTap II以及以及SignalProbSignalProb）。）。. 最大的最大的PLDPLD供應(yīng)商之一供應(yīng)商之一 FPGAFPGA的發(fā)明者，最大的的發(fā)明者，最大的PLDPLD供應(yīng)供應(yīng)商之一商之一 ISPISP技術(shù)的發(fā)明

31、者技術(shù)的發(fā)明者 提供軍品及宇航級產(chǎn)品提供軍品及宇航級產(chǎn)品主流FPGA廠商.相應(yīng)的EDA工具Altera公司公司MAX+PLUSII： 普遍認(rèn)為普遍認(rèn)為MaxplusII曾經(jīng)是最優(yōu)秀的曾經(jīng)是最優(yōu)秀的PLD開發(fā)平臺之開發(fā)平臺之一，適合開發(fā)早期的中小規(guī)模一，適合開發(fā)早期的中小規(guī)模PLD/FPGA,目前已經(jīng)由目前已經(jīng)由QuartusII替代，替代，不再推薦使用。不再推薦使用。QuartusII： Altera新一代新一代FPGA/PLD開發(fā)軟件，適合新器件和大規(guī)開發(fā)軟件，適合新器件和大規(guī)模模FPGA的開發(fā)。的開發(fā)。QuartusII中集成中集成 嵌入式邏輯分析儀嵌入式邏輯分析儀-SignalTapII

32、。 SOPC Builder: 配合配合QuartusII，可以完成集成，可以完成集成CPU的的FPGA芯片的芯片的開發(fā)工作。用開發(fā)工作。用SOPC Builder創(chuàng)建軟核創(chuàng)建軟核CPU和參數(shù)化的接口總線和參數(shù)化的接口總線Avalon。 NIOS ：Nios 嵌入式處理器是嵌入式處理器是ALTERA公司推出的采用哈佛結(jié)公司推出的采用哈佛結(jié)構(gòu)、具有構(gòu)、具有32位指令集的第二代片上可編程的軟核處理器。位指令集的第二代片上可編程的軟核處理器。DSP Builder: QuartusII與與Mathlab的接口，利用的接口，利用IP核在核在Mathlab中快中快速完成數(shù)字信號處理的仿真和最終速完成數(shù)字

33、信號處理的仿真和最終FPGA實現(xiàn)實現(xiàn)。.相應(yīng)的EDA工具Xilinx公司公司Foundation: Xilinx公司早期的開發(fā)工具，逐步被公司早期的開發(fā)工具，逐步被ISE取代取代ISE：Xilinx公司集成開發(fā)的工具公司集成開發(fā)的工具ISE Webpack： Webpack是是xilinx提供的免費開發(fā)軟件，功能比提供的免費開發(fā)軟件，功能比ISE少一些，可以從少一些，可以從xilinx網(wǎng)站下載網(wǎng)站下載嵌入式開發(fā)套件（嵌入式開發(fā)套件（EDK）：）： 用于開發(fā)集成用于開發(fā)集成PowerPC硬核和硬核和MicroBlaze軟核軟核CPU的工具。的工具。MicroBlaze是是Xilinx公司的公司的

34、32位軟位軟處理器核，支持處理器核，支持CoreConnect總線（總線（IBM開發(fā)）的標(biāo)準(zhǔn)外設(shè)集合。開發(fā)）的標(biāo)準(zhǔn)外設(shè)集合。 PowerPC，32位處理器。（蘋果、位處理器。（蘋果、IBM和摩托羅拉共同開發(fā)）。和摩托羅拉共同開發(fā)）。 System Generator 和和 Accel DSP：配合：配合Matlab，在，在FPGA中完中完成數(shù)字信號處理的工具成數(shù)字信號處理的工具在線邏輯分析儀在線邏輯分析儀-Chipscope。.第三方開發(fā)工具：第三方開發(fā)工具：仿真工具仿真工具 Mentor公司的公司的ModelSim是業(yè)界最優(yōu)秀的是業(yè)界最優(yōu)秀的HDL語言仿真軟件，語言仿真軟件，它能提供友好的仿

35、真環(huán)境，是業(yè)界唯一的單內(nèi)核支持它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和和Verilog混合仿真的仿真器?；旌戏抡娴姆抡嫫鳌?編譯仿真速度快，編譯的代碼與平臺無關(guān)，是編譯仿真速度快，編譯的代碼與平臺無關(guān)，是FPGA/ASIC設(shè)設(shè)計的首選仿真軟件。計的首選仿真軟件。 ModelSim分幾種不同的版本：分幾種不同的版本：SE、PE、LE和和OEM，其中，其中SE是最高級的版本是最高級的版本,而集成在而集成在 Actel、Atmel、Altera、Xilinx以及以及Lattice等等FPGA廠商設(shè)計工具中的均是其廠商設(shè)計工具中的均是其OEM版版本。本。SE版和版和OEM版在功能和性能

36、方面有較大差別，比如對版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以于大家都關(guān)心的仿真速度問題，以Xilinx公司提供的公司提供的OEM版版本本ModelSim XE為例，對于代碼少于為例，對于代碼少于40000行的設(shè)計，行的設(shè)計，ModelSim SE 比比ModelSim XE要快要快10倍；對于代碼超過倍；對于代碼超過40000行的設(shè)計，行的設(shè)計，ModelSim SE要比要比ModelSim XE快近快近40倍。倍。ModelSim SE支持支持PC、UNIX和和LINUX混合平臺?；旌掀脚_。 .第三方開發(fā)工具：第三方開發(fā)工具：邏輯綜合工具邏輯綜合工具 Synpli

37、fy、Synplify Pro和和Synplify Premier是是Synplicity（Synopsys公司于公司于2008年收購了年收購了Synplicity公司）公司公司）公司提供的專門針對提供的專門針對FPGA和和CPLD實現(xiàn)的邏輯綜合工具。實現(xiàn)的邏輯綜合工具。 Synopsys公司的設(shè)計工具：公司的設(shè)計工具：Design Compiler(DC) Dataquest的的EDA市場統(tǒng)計數(shù)據(jù)顯示，市場統(tǒng)計數(shù)據(jù)顯示，Synplicity的的FPGA綜合工具已經(jīng)連續(xù)綜合工具已經(jīng)連續(xù)5年在綜合軟件市場中排名第一。年在綜合軟件市場中排名第一。. Cadence公司的布局布線工具如：公司的布局布

38、線工具如：Silicon Ensemble。（收購了。（收購了Orcad公司，公司，Orcad電路設(shè)電路設(shè)計軟件）計軟件） TSMC的工藝庫的工藝庫 Agilent的的IC測試儀器測試儀器.FPGA開發(fā)模型計算機(jī)計算機(jī)目標(biāo)板目標(biāo)板下載電纜下載電纜.中國IC設(shè)計工程界中的爭議話題：反向提取反向提取版圖版圖圖像識別圖像識別電路電路設(shè)計思路設(shè)計思路分析分析背景：中國改革開放初期的背景：中國改革開放初期的“以市場換技術(shù)以市場換技術(shù)”戰(zhàn)略并沒有戰(zhàn)略并沒有取得預(yù)期的效果，中國的取得預(yù)期的效果，中國的ITIT技術(shù)特別是技術(shù)特別是ICIC設(shè)計一直處于設(shè)計一直處于很低的水平。很低的水平。芯片芯片去除封裝去除封裝

39、.Altera 主流芯片1. 1. 主流主流CPLDCPLD產(chǎn)品：產(chǎn)品： MAXIIMAXII：新一代：新一代PLDPLD器件器件,0.18um flash,0.18um flash工藝工藝,2004,2004年底推出年底推出, , 配置配置芯片集成在內(nèi)部芯片集成在內(nèi)部, ,和普通和普通PLDPLD一樣上電即可工作。容量比上一代大大一樣上電即可工作。容量比上一代大大增加增加, ,內(nèi)部集成一片內(nèi)部集成一片8Kbits8Kbits串行串行EEPROM,EEPROM,增加很多功能。增加很多功能。MAXIIMAXII采用采用或者內(nèi)核電壓或者內(nèi)核電壓,MAXII G,MAXII G系列采用內(nèi)核電壓。早期

40、的系列采用內(nèi)核電壓。早期的CPLDCPLD芯片主要有芯片主要有MAX3000MAX3000、MAX7000MAX7000系列。系列。MAX II MAX II 器件家族器件家族 FeatureEPM240/GEPM570/GEPM1270/GEPM2210/G邏輯單元邏輯單元 (LE)2405701,2702,210等效宏單（等效宏單（Macrocell）1924409801,700最大用戶最大用戶IO80160212272內(nèi)置內(nèi)置Flash大小大小(bit)8K8K8K8K管腳到管腳延時管腳到管腳延時(ns)3.6-4.53.6-5.53.6-6.03.6-6.5.2.2.主流主流FPGAF

41、PGA產(chǎn)品產(chǎn)品AlteraAltera的主流的主流FPGAFPGA分為兩大類分為兩大類, ,一種側(cè)重低成本應(yīng)用一種側(cè)重低成本應(yīng)用, ,容量中等容量中等, ,性性能可以滿足一般的邏輯設(shè)計要求能可以滿足一般的邏輯設(shè)計要求, ,如如Cyclone,CycloneII;Cyclone,CycloneII;還有一種還有一種側(cè)重于高性能應(yīng)用側(cè)重于高性能應(yīng)用, ,容量大容量大, ,性能能滿足各類高端應(yīng)用性能能滿足各類高端應(yīng)用, ,如如Startix,StratixIIStartix,StratixII等等, ,用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇在性能可以滿足的情況下在性

42、能可以滿足的情況下, ,優(yōu)先選擇低成本器件。優(yōu)先選擇低成本器件。CycloneCyclone（颶風(fēng)）：（颶風(fēng)）：AlteraAltera中等規(guī)模中等規(guī)模FPGA,2003FPGA,2003年推出工藝內(nèi)核供年推出工藝內(nèi)核供電電, ,與與StratixStratix結(jié)構(gòu)類似結(jié)構(gòu)類似, ,是一種低成本是一種低成本FPGAFPGA系列系列, ,是目前主流產(chǎn)品是目前主流產(chǎn)品, ,其配置芯片也改用全新的產(chǎn)品。其配置芯片也改用全新的產(chǎn)品。 型號（型號（1.5V）邏輯單元邏輯單元鎖相鎖相環(huán)環(huán)M4K RAM 塊塊備備 注注EP1C32,910113每塊每塊RAM為為4Kbit,4Kbit,可以另加可以另加1 1

43、位奇偶位奇偶校驗位校驗位EP1C44,000217EP1C65,980220EP1C1212,060252EP1C2020,060264.CycloneIICycloneII：CycloneCyclone的下一代產(chǎn)品的下一代產(chǎn)品,2005,2005年開始推出年開始推出,90nm,90nm工藝內(nèi)核供工藝內(nèi)核供電電, ,屬于低成本屬于低成本FPGA,FPGA,性能和性能和CycloneCyclone相當(dāng)相當(dāng), ,提供了硬件乘法器單元提供了硬件乘法器單元開發(fā)板名為開發(fā)板名為DE2.DE2. Cyclone II Cyclone II 系列概覽系列概覽特特 性性 EP2C5 EP2C8 EP2C20

44、EP2C35 EP2C50 EP2C70邏輯單元邏輯單元（ LE ） 4,608 8,256 18,752 33,216 50,528 68,416 M4K RAM 塊塊 26 36 52 105 129 250 RAM 總量總量 119,808 165,888 239,616 483,840 594,432 1,152,000 嵌入式嵌入式1818乘乘法器法器 13 18 26 35 86 150 鎖相環(huán)鎖相環(huán)（PLL） 2 2 4 4 4 4 最大可用最大可用I/O管腳管腳 142 182 315 475 450 622 .StartixStartix ：alteraaltera大規(guī)模高端

45、大規(guī)模高端FPGA,2002FPGA,2002年中期推出工藝內(nèi)核年中期推出工藝內(nèi)核供電。集成硬件乘加器供電。集成硬件乘加器, ,芯片內(nèi)部結(jié)構(gòu)比芯片內(nèi)部結(jié)構(gòu)比AlteraAltera以前的產(chǎn)品有以前的產(chǎn)品有很大變化。很大變化。 1.5v邏輯單元邏輯單元 LE512bit RAM塊塊4Kbit RAM塊塊512K MegaRAM塊塊DSP塊塊備注備注EP1S1010570946016每個每個DSPDSP塊可實塊可實 現(xiàn)現(xiàn)4 4個個9x99x9乘法乘法/ /累加器累加器RAMRAM塊可塊可以另加以另加奇偶校奇偶校驗位驗位EP1S201846019482210EP1S2525660224138210E

46、P1S3032470295171412EP1S4041250384183414EP1S6057120574292618EP1S8079040767364922EP1S12011414011185201228.StratixII:StratixII: Stratix Stratix的下一代產(chǎn)品的下一代產(chǎn)品,2004,2004年中期推出年中期推出,90um,90um工藝內(nèi)核供電工藝內(nèi)核供電, ,大容量高性能大容量高性能FPGA FPGA Stratix II Stratix II 系列概覽系列概覽功能功能 EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180 自適

47、應(yīng)邏輯模塊自適應(yīng)邏輯模塊（ALM） 6,240 13,552 24,176 36,384 53,016 71,760 等效邏輯單元等效邏輯單元 （LE） 15,600 33,880 60,440 90,960 132,540 179,400 M512 RAM 塊塊 (512 bits) 104 202 329 488 699 930 M4K RAM 塊塊 (4 Kbits）78 144 255 408 609 768 M-RAM 塊塊(512 K）0 1 2 4 6 9 總共總共 RAM bits419,328 1,369,728 2,544,192 4,520,448 6,747,840 9

48、,383,040 DSP塊塊（每個每個DSP包含包含4個個18x18乘法器乘法器）12 16 36 48 63 96 鎖相環(huán)鎖相環(huán)（PLL） 6 6 12 12 12 12 最大可用最大可用I/O管腳管腳 358 542 702 886 1,110 1,158 .Xilinx 主流芯片1 1. . 主流主流CPLDCPLD產(chǎn)品產(chǎn)品：XC9500 XC9500 FlashFlash工藝工藝PLD,PLD,常見型號有常見型號有XC9536XC9536，XC9572XC9572，XC95144XC95144等。型等。型號后號后2 23 3位表示宏單元位表示宏單元數(shù)量。數(shù)量。 5v5v3.3v3.3v

49、2.5v2.5v宏單元宏單元XC9536XC9536XLXC9536XV36XC9572XC9572XLXC9572XV72XC95108XC95108XLXC95108XV108XC95144XC95144XLXC95144XV144XC95288XC95288XLXC95288XV288CoolRunner-IICoolRunner-II： 低功耗低功耗PLDPLD產(chǎn)品，產(chǎn)品， 簡評：靜態(tài)功耗很低，性簡評：靜態(tài)功耗很低，性能指標(biāo)優(yōu)于能指標(biāo)優(yōu)于XC9500XC9500，主要，主要用于用于電池供電系統(tǒng)，用于用于電池供電系統(tǒng)，但使用者還不是非常廣泛但使用者還不是非常廣泛1.8v1.8v宏單元宏單

50、元備備 注注XC2C3232XC2C6464XC2C128128XC2C256256XC2C384384XC2C512512.2.2.主流主流FPGAFPGA產(chǎn)品產(chǎn)品XilinxXilinx的主流的主流FPGAFPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如以滿足一般的邏輯設(shè)計要求，如SpartanSpartan系列；還有一種側(cè)重于高性能應(yīng)用，系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如容量大，性能能滿足各類高端應(yīng)用，如VirtexVirtex系列，用戶可以根據(jù)自己實系列，用戶可以根據(jù)自己

51、實際應(yīng)用要求進(jìn)行選擇。際應(yīng)用要求進(jìn)行選擇。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。Spartan-3/3L:Spartan-3/3L: 新一代新一代FPGAFPGA產(chǎn)品，結(jié)構(gòu)與產(chǎn)品，結(jié)構(gòu)與VirtexIIVirtexII類似，全球第一款類似，全球第一款90nm90nm工藝工藝FPGAFPGA，內(nèi)核，于，內(nèi)核，于20032003年開始陸續(xù)推出。年開始陸續(xù)推出。 簡評：成本低廉，總體性能指標(biāo)不是很優(yōu)秀，適合低成本應(yīng)用場合，是簡評：成本低廉，總體性能指標(biāo)不是很優(yōu)秀，適合低成本應(yīng)用場合，是XilinxXilinx未來幾年在低端未來幾年在低端FPGAFP

52、GA市場上的主要產(chǎn)品市場上的主要產(chǎn)品. .1.2v1.2vSlicesSlices18x1818x18乘法器乘法器RAMRAM塊塊備備 注注XC3S5076844每個每個RAMRAM塊容塊容量是量是18KbitXC3S20019201212XC3S40035841616XC3S100076802424XC3S1500133123232XC3S2000204804040XC3S4000276489696XC3S500033280104104.Spartan-3ESpartan-3E：xilinxxilinx最新推出的低成本最新推出的低成本FPGAFPGA，基于，基于Spartan-Spartan

53、-3/3L3/3L，對性能和成本進(jìn)一步優(yōu)化。，對性能和成本進(jìn)一步優(yōu)化。 器器 件件XC 3S100E XC 3S250E XC 3S500E XC 3S1200E XC 3S1600E Logic Cells 2,160 5,508 10,476 19,512 33,192 18x18 Multipliers 4 12 20 28 36 Block RAM Bits 72K 216K 360K 504K 648K Distributed RAM Bits 15K 38K 73K 136K 231K DCMs 2 4 4 8 8 最大差分最大差分 I/O 對對 40 68 92 124 156

54、最大單端最大單端 I/O 108 172 232 304 376 .VirtexVirtex系列是系列是XilinxXilinx的高端產(chǎn)品，也是業(yè)界的頂級產(chǎn)品；的高端產(chǎn)品，也是業(yè)界的頂級產(chǎn)品；XilinxXilinx公司也是憑借公司也是憑借VirtexVirtex系列產(chǎn)品獲得系列產(chǎn)品獲得FPGAFPGA供應(yīng)商領(lǐng)頭羊供應(yīng)商領(lǐng)頭羊的地位。的地位。Viretex5Viretex5、Virtex4Virtex4系列系列FPGAFPGA產(chǎn)品引領(lǐng)著產(chǎn)品引領(lǐng)著PLDPLD器件的器件的潮流，主要面向電信基礎(chǔ)設(shè)施、汽車工業(yè)、高端消費電子等潮流，主要面向電信基礎(chǔ)設(shè)施、汽車工業(yè)、高端消費電子等領(lǐng)域。目前主流芯片包括

55、：領(lǐng)域。目前主流芯片包括：Virtex 2 ProVirtex 2 Pro、Virtex 4Virtex 4以及以及Virtex 5 3Virtex 5 3個系列。個系列。（1 1）Virtex 2 ProVirtex 2 Pro系列系列Virtex 2 Pro Virtex 2 Pro 系列在系列在Virtex 2Virtex 2的基礎(chǔ)上，增加了：的基礎(chǔ)上，增加了：第一部分是第一部分是PowerPC 405PowerPC 405處理器核，這是實現(xiàn)系統(tǒng)級功能處理器核，這是實現(xiàn)系統(tǒng)級功能所必需的所必需的IPIP硬核。硬核。第二部分是為了實現(xiàn)高速數(shù)據(jù)傳送而設(shè)計的極速雙向串第二部分是為了實現(xiàn)高速數(shù)據(jù)

56、傳送而設(shè)計的極速雙向串行傳送器。速度達(dá)到。行傳送器。速度達(dá)到。.Virtex 2 ProVirtex 2 Pro系列系列FPGAFPGA主要技術(shù)特征主要技術(shù)特征1.5v1.5vSlicesSlicesPowerPCPowerPCRocket I/ORocket I/OI/0I/0數(shù)量數(shù)量0.13um0.13um工工藝、核電藝、核電壓壓1.5V1.5V，工作時鐘工作時鐘420MHz420MHz。XC2VP2140804204XC2VP4300814348XC2VP7492818396XC2VP20928028564XC2VP301369628644XC2VP4019392212804XC2VP5

57、023616212852XC2VP7033088216996XC2VP100440962201164XC2VP125556164241200.Virtex-4:Virtex-4: xilinx xilinx最新一代高端最新一代高端FPGAFPGA產(chǎn)品，包含三個子系列：產(chǎn)品，包含三個子系列：LXLX，SXSX，F(xiàn)X FX 簡評：各項指標(biāo)比上一代簡評：各項指標(biāo)比上一代VirtexIIVirtexII均有很大提高，獲得均有很大提高，獲得20052005年年EDNEDN雜志最佳產(chǎn)品稱號，從雜志最佳產(chǎn)品稱號，從20052005年年底開始，將逐步取代年年底開始，將逐步取代VirtexIIVirtexII，

58、VirtexII-Pro,VirtexII-Pro,是未來幾年是未來幾年XilinxXilinx在高端在高端FPGAFPGA市場市場中的最重要的產(chǎn)品。中的最重要的產(chǎn)品。Virtex 4 LXVirtex 4 LX平臺平臺FPGAFPGA的特點是密度高達(dá)的特點是密度高達(dá)2020萬個邏輯單元，是萬個邏輯單元，是全球邏輯密度最高的全球邏輯密度最高的FPGAFPGA系列之一，適合于對邏輯門需要高的系列之一，適合于對邏輯門需要高的設(shè)計應(yīng)用。設(shè)計應(yīng)用。Virtex 4 SXVirtex 4 SX平臺提高了平臺提高了DSPDSP、RAMRAM單元與邏輯單元的比例，最單元與邏輯單元的比例，最多可以提供多可以提

59、供512512個個Xtreme DSPXtreme DSP硬核，可以工作在硬核，可以工作在500MHz500MHz。SXSX平平臺的臺的FPGAFPGA非常適合應(yīng)用于高速、實時的數(shù)字信號處理領(lǐng)域。非常適合應(yīng)用于高速、實時的數(shù)字信號處理領(lǐng)域。Virtex 4 FXVirtex 4 FX平臺提供了以太網(wǎng)平臺提供了以太網(wǎng)MACMAC內(nèi)核、協(xié)處理器控制器單元內(nèi)核、協(xié)處理器控制器單元（APUAPU），適用于復(fù)雜計算和嵌入式處理應(yīng)用。），適用于復(fù)雜計算和嵌入式處理應(yīng)用。.1.2v1.2vSlicesSlicesRAMRAM塊塊DSPDSP塊塊備備 注注xc4VLX156144483290nm90nm工藝、

60、工藝、1.2v1.2v核核電壓、時鐘電壓、時鐘500MHz500MHz。xc4VLX25107527248xc4VLX40184329664xc4VLX602662416064xc4VLX803584020080 xc4VLX1004915224096xc4VLX1606758428896xc4VLX2008908833696. Virtex-II ProVirtex-II Pro系列器件的結(jié)構(gòu)系列器件的結(jié)構(gòu) .1 1、CLBCLB .（1 1）SliceSlice的結(jié)構(gòu)的結(jié)構(gòu) .（2 2）分布式）分布式RAMRAM 每個函數(shù)發(fā)生器可以構(gòu)成每個函數(shù)發(fā)生器可以構(gòu)成16161 1的同步的同步RAM