第五章(主存儲器)×完成

1、第 5 章 主存儲器 存儲器是用來存儲二進制信息(程序、數(shù)據(jù))。 存儲器是計算機中各種信息的存儲與交流中心。在控制器的控制下，存儲器可與I/O設(shè)備、運算器、控制器交換信息，起存儲、緩沖、傳遞信息的作用。5.1主存儲器的基本原理主要有主存容量、存儲器存取時間和存儲周期、數(shù)據(jù)帶寬。 1、存儲容量存儲器可以容納的二進制信息位數(shù)稱為存儲容量。單位：位、字節(jié)、字。指令中地址碼的位數(shù)決定了可直接尋址的空間。例如機器提供了n位物理地址，支持2n字的物理主存空間的訪問。1G210M220K230 一、主存儲器的主要性能指標 2、速度 (1)存儲器存取時間TA啟動一次存儲器操作(從收到讀或?qū)懖僮鞯拿?到該操作

2、完成所需要的時間稱為訪問時間或存取時間。存儲器的存取時間在ns(毫微秒,1ns=10-9 秒)級。 (2)存儲周期TM指連續(xù)啟動兩次獨立的存儲器操作所需要的最小間隔時間，或者指存儲器進行一次完整的讀寫操作所需要的全部時間。存儲周期大于等于存取時間。 (3)數(shù)據(jù)傳送速率BM(頻寬、帶寬)指在單位時間內(nèi)存儲器能傳送(交換)信息的位數(shù)。 BMW/TM (位/秒)W是存儲器一次讀寫數(shù)據(jù)的寬度二、主存儲器的基本操作 主存儲器和CPU是通過總線連接的，如下圖。MARMDR2k字(n位/字)主存儲器地址總線k位數(shù)據(jù)總線n位ReadWriteReadyCPU圖主存儲器和CPU的連接 總線包括數(shù)據(jù)總線、地址總線

3、和控制總線。 CPU通過MAR(存儲器地址寄存器)和MDR(存儲器數(shù)據(jù)寄存器)與主存進行數(shù)據(jù)交換。 控制總線包括控制數(shù)據(jù)傳送的讀(Read)、寫(Write)和表示存儲器完成的(Ready)控制線。 讀操作：(1)CPU需要把信息字的地址送到MAR，經(jīng)地址總線送往主存儲器。(2)CPU應(yīng)用控制線(Read)發(fā)一個“讀”請求。(3)CPU等待從主存儲器發(fā)來的回答信號Ready ，通知CPU“讀”操作完成。 若Ready信號為“1”，說明存儲字的內(nèi)容已經(jīng)讀出，并放在數(shù)據(jù)總線上，送入MDR。 寫操作：(1)CPU需要把信息字的地址送到MAR，經(jīng)地址總線送往主存儲器。(2)將信息字送存儲器的同時，CP

4、U應(yīng)用控制線(Write)發(fā)一個“寫”請求。(3)CPU等待“寫”操作完成信號Ready。 主存儲器從數(shù)據(jù)總線接收到信息字并按地址總線指定的地址存儲，然后經(jīng)Ready控制線發(fā)回存儲器操作完成信號。主存芯片的基本組成主存芯片的基本組成存儲體存儲體驅(qū)動器驅(qū)動器譯碼器譯碼器MARMAR控制電路控制電路讀讀寫寫電電路路MDRMDR.地址總線地址總線數(shù)據(jù)總線數(shù)據(jù)總線讀讀寫寫三、半導(dǎo)體讀/寫存儲器芯片(隨機存儲器) 要求存儲單元的內(nèi)容既能寫入又能讀出。 缺點是所保存的信息在斷電后會立即消失，是易失性存儲器。 讀/寫存儲器按所用元件的類型分為 雙極型存儲器 MOS存儲器 按MOS存儲器在運行中能否長時間保存

5、信息可分為:1、靜態(tài)存儲器SRAM。存放的內(nèi)容，在不停電、不訪問的情況下能長時間保持不變。2、動態(tài)存儲器DRAM。存放的內(nèi)容，即使在不停電、不訪問的情況下，隔一段時間之后也會自動消失。動態(tài)存儲器為了保持存放的信息不消失，在信息消失之前根據(jù)原來存放的內(nèi)容重新寫入一遍，這個過程稱為刷新或再生。半導(dǎo)體存儲芯片的基本結(jié)構(gòu)半導(dǎo)體存儲芯片的基本結(jié)構(gòu)譯譯碼碼驅(qū)驅(qū)動動存存儲儲矩矩陣陣讀讀寫寫電電路路片選線片選線讀讀/ /寫控制線寫控制線地地址址線線數(shù)數(shù)據(jù)據(jù)線線芯片容量芯片容量地址線地址線（單向）（單向）數(shù)據(jù)線數(shù)據(jù)線（雙向）（雙向）1K 4位位10416K 1位位1418K 8位位138 注意：讀寫是分開的，數(shù)

6、據(jù)輸入與輸出好是分開為。 seli 稱為地址選擇線或字線。數(shù)據(jù)線d稱為位線 下面給出一個字長8位，容量32個字的SDRAM的Verilog HDL code。SDRAM codemodule SDRAM ( clk , / Clock Input address , / Address Input data , / Data bi-directional cs , / Chip Select we , / Write Enable/Read Enable oe / Output Enable ); parameter DATA_WIDTH = 8 ; parameter ADDR_WIDTH

7、= 8 ; parameter RAM_DEPTH = 1 ADDR_WIDTH; /-Input Ports- input clk , cs , we, oe ; input ADDR_WIDTH-1:0 address ; /-Inout Ports- inout DATA_WIDTH-1:0 data ; /-Internal variables- reg DATA_WIDTH-1:0 data_out ; reg DATA_WIDTH-1:0 mem 0:RAM_DEPTH-1; reg oe_r; /-Code Starts Here- / Tri-State Buffer cont

8、rol . output : When we = 0, oe = 1, cs =1 assign data= (cs & oe & ! we) ? data_out : 8bz; / Memory Write Block . Write Operation : When we = 1, cs = 1 always (posedge clk) begin : MEM_WRITE if ( cs & we ) begin memaddress = data; endend / Memory Read Block . Read Operation : When we = 0,

9、 oe = 1, cs = 1 always (posedge clk) begin : MEM_READ if (cs & ! we & oe) begin data_out = memaddress; oe_r = 1; end else begin oe_r = 0; end end endmodule SDRAM testbench codetimescale 1ns/1nsmodule test_sdram; parameter DATA_WIDTH = 8 ; parameter ADDR_WIDTH = 8 ; parameter RAM_DEPTH = 1 AD

10、DR_WIDTH; /-Input Ports- reg clk , cs , we, oe; wire DATA_WIDTH-1:0 data; /-Inout Ports- reg DATA_WIDTH-1:0 data_reg ; /-Internal variables- reg ADDR_WIDTH-1:0 address , i;initial begin for(i=0;i256;i=i+1) begin #100 clk=0; cs=0;we=0;oe=0; #100 address=i; data_reg=i+2; #100 clk=1;cs=1;we=0;oe=0; end

11、 end assign data=data_reg;SDRAM m(.clk(clk),.address(address),.data(data),.cs(cs),.we(we),.oe(oe);endmodule 5.1.1 靜態(tài)存儲器 1、存儲單元和存儲器 靜態(tài)存儲器(SRAM)的基本單元是一個雙穩(wěn)態(tài)觸發(fā)器電路，可有多種方案。下圖是其中的一種。 說明：由兩個反相器首尾相連構(gòu)成。a為輸出端。反向器符號小的強度弱。當(dāng)兩信號在同一結(jié)點相遇時，由信號強度高者決定該結(jié)點的值。 圖中sel由地址譯碼器的輸出控制：sel=1表示此單元被選中，可以讀或者寫操作。sel=0表示此單元未被選中，不能進行讀或者

12、寫操作。 write和read的作用如下表selwrite reada的取值0XX保持原狀100保持原狀101a的值輸出110由di決定111不允許 靜態(tài)MOS型與雙極型器件比較 優(yōu)點：位密度高，制造容易。阻抗高，功耗小。在不掉電情況下,信息不會丟失。 缺點：速度慢,功耗大，集成度低。 半導(dǎo)體存儲芯片的譯碼驅(qū)動方式半導(dǎo)體存儲芯片的譯碼驅(qū)動方式 用存儲元構(gòu)成存儲器，如何安排存儲元的排列？如16*8位存儲元排成16*8矩陣，地址譯碼采用單譯碼方式。1K*1位可以排列成32*32矩陣，地址譯碼采用雙譯碼方式。0,015,015,70,7 讀讀/寫控制電路寫控制電路 地地址址譯譯碼碼器器 字線字線01

13、5168矩陣矩陣07D07D 位線位線 讀讀 / 寫選通寫選通A3A2A1A0(1)單譯碼方式00000,00,7007D07D 讀讀 / 寫寫選通選通A3A2A1A0A40,310,031,031,31 Y 地址譯碼器地址譯碼器 X地地址址譯譯碼碼器器 3232 矩陣矩陣A9I/OA8A7A56AY0Y31X0X31D讀讀/寫寫(2)雙譯碼方式00000000000,031,00,31I/OD0,0讀讀圖7.81K靜態(tài)存儲器框圖讀寫信號片選信號地址碼地址碼存儲陣列 下圖所示是1K*1靜態(tài)存儲器的框圖表1K靜態(tài)存儲器的功能表CS#WE#DINDOUT操作方式XX高阻態(tài)未選LLL寫“0”LL寫“

14、1”LXDOUT讀片選信號CS#用于擴展靜態(tài)存儲器的字數(shù)。下表為其功能表下表為其功能表兩種譯碼方式的比較地址寬度地址寬度譯碼器輸出線數(shù)譯碼器輸出線數(shù)驅(qū)動器數(shù)驅(qū)動器數(shù)基本單元接收基本單元接收的選擇端數(shù)的選擇端數(shù)單譯碼1665536655361雙級譯碼X8162565122565122Y8256256 以地址碼寬度16b為例進行比較。說明：地址譯碼器的輸出是地址選擇線，連接到一個字的所有基本單元，負載較重，所以需要使用驅(qū)動器。 與單級譯碼和雙級譯碼相對應(yīng)，CPU向主存?zhèn)魉偷刂酚幸淮蝹魉秃投蝹魉偷姆桨?。二次傳送方案中第一次傳送行地址，第二次傳送列地址?二次傳送的使地址總線的寬度減半，減少了引腳的

15、數(shù)量，降低了成本。但是由此而增加了地址傳送所需的時間，降低了讀寫速度。 一般情況下，當(dāng)某個存儲單元被訪問后，其臨近的單元也可能很快被訪問。所以第一次訪問主存時，既要傳送行地址，又要傳送列地址，后續(xù)訪問主存時，就可以判斷本次的行地址是否與上次的行地址相同，如果相同就只可傳送列地址，從而節(jié)省時間。CPU第一次訪問主存CPU向主存發(fā)送行地址主存接收行地址并譯碼CPU向主存發(fā)送列地址主存接收列地址并譯碼CPU后續(xù)訪問主存本次行地址與上次相同？YN主存執(zhí)行讀寫5.1.2動態(tài)MOS型存儲元件 (1)存儲元和存儲器原理 動態(tài)存儲元電路是利用MOS管柵極電容(MOS電容)上充積的電荷來存儲信息的。 由于有漏電

16、阻存在，電容上的電荷不可能長久保存，需要周期性地對電容充電，以補充泄漏的電荷，通常把這種補充電荷的做法叫刷新。 單管動態(tài)存儲元電路如下圖。它由一只晶體管和一個電容組成。圖單管存儲單元線路圖特制的MOS電容CS有無電荷分別表示“1”和“0”。 寫入過程：對某單元寫入時，字線為高電平，T導(dǎo)通。 若數(shù)據(jù)線為高電平(寫1)且CS上無儲存電荷，則通過T對CS充電。 若數(shù)據(jù)線為低電平(寫0)且CS上有儲存電荷，則CS通過T放電。 如寫入的數(shù)據(jù)與原存數(shù)據(jù)相同，則CS上的電荷保持不變。 讀出過程：讀出時，數(shù)據(jù)線預(yù)充電至高電平。 當(dāng)字線上加高電平，T導(dǎo)通，若原來CS上就有電荷，則CS放電，使數(shù)據(jù)線有電位，此時若

17、在數(shù)據(jù)線上接一個讀出放大器，便可檢出CS的“1”態(tài)。 若原來CS上無電荷，則數(shù)據(jù)線無電位變化，放大器無輸出。表示CS上存儲的是“0”。 優(yōu)點：線路簡單，單元占用面積小，速度快。 缺點：讀出是破壞性的，在讀出后要立即對單元進行“重寫”，以恢復(fù)原來存放的信息。圖 16K*1動態(tài)存儲器框圖 以16K*1位的動態(tài)存儲器為例介紹動態(tài)存儲器的原理，如下圖。 16K字存儲器需要14位地址碼，分兩批(每批7位)送至存儲器。先送行地址，后送列地址。 行地址由行地址選通信號RAS#送入。 列地址由列地址選通信號CAS#送入。 16K位存儲單元矩陣由兩個64*128陣列組成。 讀出放大器由觸發(fā)器構(gòu)成(如下圖)，其原

18、理：考慮一個完全平衡的對稱觸發(fā)器，在無外力強制作用下，其輸出D，D有一個必為高電平，另一個為低電平。若對它施加一外力，如把D，D短路，則D，D有相等的電位。移去外力后，觸發(fā)器有可能穩(wěn)定在D為高電位狀態(tài)，也可能穩(wěn)定在D為低電平狀態(tài)。如在移去外力的瞬間，把一個很小的電荷量引入某一輸出端，則觸發(fā)器必朝某確定方向轉(zhuǎn)換。圖動態(tài)存儲器讀出放大器 用觸發(fā)器作讀出放大器具有靈敏度高、讀出速度快等優(yōu)點。 問題： 存儲矩陣每一列有很多個存儲單元，如果把這么多存儲單元的數(shù)據(jù)線都接在讀放的一端，那么分布電容會使觸發(fā)器失去平衡。 如果單元存儲的是“0”，則在讀出時數(shù)據(jù)線電位是不變的，此時相當(dāng)于在移去外力時，無電荷引入觸

19、發(fā)器輸出端，則觸發(fā)器的狀態(tài)將不穩(wěn)定。 采取辦法如下圖。圖 16K*1動態(tài)存儲器的存儲矩陣、讀出放大器及參考單元 (2)再生 為了保證存儲的信息不遭破壞，必須在電荷漏掉以前就進行充電，以恢復(fù)原來的電荷。這一充電過程稱為再生，或刷新。 一般情況下，再生應(yīng)2ms的時間內(nèi)進行一次。 靜態(tài)RAM是以雙穩(wěn)態(tài)電路為存儲單元進行的，因此不需要再生。 動態(tài)RAM采用“讀出”方式進行再生。 接在單元數(shù)據(jù)線上的讀放是一個再生放大器，在讀出的同時，讀放又使該單元存儲的信息自動地得以恢復(fù)。 由于動態(tài)RAM每列都有自己的讀放，因此只要依次改變列行地址，輪流對存儲矩陣的每一行所有單元同時進行讀出，當(dāng)把所有行全部讀一遍，就完

20、成了對存儲器的再生(行地址再生)。 (3)時序圖 DRAM有以下幾種工作方式： 讀工作方式 寫工作方式 讀改寫工作方式 頁面工作方式 再生工作方式 時序圖中所用的時序符號如下表。表 常用的時序符號 RAS#，CAS#與Adr的關(guān)系如下圖。圖 動態(tài)存儲器RAS#/CAS#與Adr的相互關(guān)系 在以后給出各種工作方式的時序圖中，RAS#，CAS#，Adr的相互關(guān)系就不再詳細畫出了。圖 動態(tài)存儲器讀工作方式時序圖圖 動態(tài)存儲器寫工作方式時序 (4)小結(jié)類型存儲單元容量引腳數(shù)價格功耗速度電路動態(tài)單管大少便宜 小慢需要再生，復(fù)雜靜態(tài)觸發(fā)器小多貴大快外圍電路簡單5.2 主存儲器與CPU的連接 前面講過，CP

21、U要訪問主存就要將被訪問的存儲單元的地址通過地址總線（AB）送到存儲器，CPU和主存之間的數(shù)據(jù)交換是通過數(shù)據(jù)總線（DB）進行傳輸，讀寫控制信號是通過控制總線（CB）傳遞。 CPU與存儲器連接時，需要考慮以下問題。 1、存儲芯片的地址分配和片選 線選法-除片內(nèi)尋址外，高位地址線直接（或經(jīng)非門）分別接到各個存儲芯片的片選端，當(dāng)某根地址線(只允許一根)上的信號為有效時，與該地址線相連的芯片被選中工作。 部分譯碼-除片內(nèi)尋址外，高位地址線中選擇幾根送到譯碼器，譯碼器的輸出分別接到各個存儲芯片的片選端，只有譯碼器輸出信號為有效時，與該輸出線相連的芯片被選中工作。 全譯碼-除片內(nèi)尋址外，高位地址線中全部送

22、到譯碼器。 注：前兩種地址不唯一，后一種地址唯一。 2、數(shù)據(jù)總線匹配和存儲器接口 數(shù)據(jù)總線寬度是指數(shù)據(jù)總線一次能并行傳輸二進制的位數(shù)。 假設(shè)主存按字節(jié)編址（8位），CPU的數(shù)據(jù)總線分別是8位，16位，32位，64位時，如何進行連接？ (1)8位存儲器接口（MDR） 如果數(shù)據(jù)總線是8位，則關(guān)系比較簡單。只需要按排一個存儲周期來讀寫一個字節(jié)。 (2) 16位存儲器接口(MDR) 即在一個存儲周期中要讀寫2個字節(jié)。 方法1 采用讀寫2次的辦法，然后進行組裝。 方法2 采用1次讀寫就能得到2個字節(jié)，這要求存儲器做一些處理（采用多體交叉存儲器技術(shù)）。 具體方法見P120。 （3）32、64位存儲器接口(

23、MDR)類似。 3、控制總線的連接 用于存儲器的控制信號主要有讀/寫(WE#)，IO和存儲器選通信號(IO/M#)。IO/MWE操作操作11I/O讀10I/O寫01存儲器讀00存儲器寫5.2.1 半導(dǎo)體存儲器的組成與控制 半導(dǎo)體存儲器芯片有多字一位片和多字多位(4位，8位)片，如1M*1位和256K*4位。 如何用這些小容量的芯片構(gòu)成大容量的存儲器？ 雖然這里是以小容量的芯片為例，但原理是相同的。 1、存儲器容量擴展 存儲器在字數(shù)或者字長方面與實際的要求有很大的差距時，需要在字向和位向上進行擴充。 (1)位擴展 位擴展的連接方式是將多片存儲器的地址、片選、讀/寫端相應(yīng)并聯(lián)，數(shù)據(jù)端單獨引出。 例

24、如用16K*1位芯片組成16K*8位的存儲器，如何連接? 首先計算一下地址線和數(shù)據(jù)線。芯片存儲器倍地址線14根14根1數(shù)據(jù)線1位8位816K=214即14根地址線 芯片數(shù)=存儲器容量/芯片容量=(16K/16K)*(8/1)=8片 如下圖。圖位擴展連接方式每個芯片字長1位，存儲器字長8位。每片有14條地址線引出端，每條地址接8個芯片；每片有1條數(shù)據(jù)線引出端。 (2)字擴展 字擴展是指增加存儲器中字的數(shù)量。 靜態(tài)存儲器進行字擴展時，將各芯片的地址線、數(shù)據(jù)線、讀/寫控制線并聯(lián)，而用片選信號來區(qū)分各芯片的地址范圍。 例如用16K*8位芯片組成64K*8位存儲器，如何連接? 首先計算一下地址線和數(shù)據(jù)線

25、。 數(shù)據(jù)線D0D7與各片的數(shù)據(jù)端相連，地址總線低位地址A0A13與各芯片的14位地址端相連，而兩位高位地址A14、A15經(jīng)過譯碼器和4個芯片的片選端相連。如下圖。芯片存儲器多余地址線14根16根2根數(shù)據(jù)線8位8位0用于選擇芯片圖字擴展連接方式 (3)字位擴展 實際存儲器往往需要字向和位向同時擴充。一個存儲器的容量為M*N位，若使用L*K位存儲器芯片，那么這個存儲器共需要(M/L)*(N/K)個存儲器芯片。 例如用2114芯片(1K*4位)構(gòu)成容量為4K*8位的存儲器，如何連接？ 解：整個存儲器共需要(4K/1K)*(8/4)8個芯片。 2114芯片有10個地址端(A0-A9)、4位數(shù)據(jù)端(D0

26、-D3)、一個片選端(CS#)和一個讀寫控制信號WE#。 CPU提供了12位地址，其中低10位(A0-A9)并行連接到各芯片的地址端，還有兩位地址(A10，A11)連向譯碼器，產(chǎn)生四個片選信號，分別控制四組芯片。 此處譯碼器還要受到CPU的訪問信號MREQ#控制，只在需要訪問主存時才產(chǎn)生譯碼輸出。 CPU提供8位數(shù)據(jù)總線(D0-D7)，每根數(shù)據(jù)線連接4個芯片。如下圖。圖 靜態(tài)存儲器芯片與CPU的連接SRAM和ROM存儲器混合連接舉例 用 44256(256K*4 位)RAM 芯片和 27010(128K*8位)ROM 芯片設(shè)計總?cè)萘繛?1MB 的存儲器，其中RAM占據(jù)低768KB，ROM占據(jù)高

27、 256KB。畫出存儲芯片與 CPU 的連接圖。 解：設(shè)計步驟: 確定地址線數(shù) 總存儲容量：1MB = 1M*8 位，2X =1M，求得 X = 20，20 位地址 A19 A0。 確定芯片數(shù)量 RAM 芯片數(shù)量為 (768/256)*(8/4)= 3*2 = 6(片)。 表示2片為1組做位擴展構(gòu)成 256KB，再由三組做字擴展構(gòu)成 768KB。 ROM 芯片數(shù)量為 (256K/128K)*(8/8)= 2*1 = 2(片)。 表示由 2 片做字擴展構(gòu)成 256KB。 確定片選信號個數(shù) 兩種存儲芯片中最小芯片容量為 128K，應(yīng)對應(yīng)一個片選信號，共需 1M / 128K = 8個片選信號。采用

28、 38 譯碼器，由 A19 A17 地址信號譯碼產(chǎn)生 8 個片選信號。 RAM 芯片容量為 256K=128K*2，每片對應(yīng) 2 個片選信號，片選信號低電平有效，可將兩個片選信號與起來。 當(dāng) ROM 與 RAM 混合編址時，ROM 占據(jù)高位地址，RAM占據(jù)低位地址。 768KB RAM 地址范圍為 00000H BFFFFH 256KB ROM 地址范圍為 C0000H FFFFFH 芯片地址計算。芯片地址根數(shù)地址符號128K ROM17A16 A0256K RAM18A17 A0A17 既作為38譯碼器輸入，又作為RAM的地址使用。 RAM 芯片受讀寫控制信號控制，為高時讀出；為低時寫入。R

29、OM 芯片為只讀存儲器，不受該信號控制。256K4D3-D0 A16-A0256K4D7-D4 A16-A0256K4256K4256K4256K4128K8D7-D0 A16-A0128K8D7-D0 A16-A0CPU0CS1CS2CS3CS4CS5CS6CS7CS1819AA17A016AA07DDWE3 8 譯碼器圖RAM和ROM存儲器連接ANDANDAND 2.動態(tài)存儲器（DRAM）的存儲控制 在動態(tài)存儲器中，需要增設(shè)附加電路： 地址多路轉(zhuǎn)換線路 地址選通 刷新邏輯 讀/寫控制邏輯 在大容量存儲器芯片中，為了減少芯片地址引出端數(shù)目，將地址碼分兩次送到存儲器芯片，因此芯片地址線引出端減

30、少一半。 刷新邏輯是為動態(tài)MOS隨機存儲器的刷新準備的。通過定時刷新，保證動態(tài)MOS存儲器的信息不致丟失。 動態(tài)MOS存儲器采用“讀出”方式進行刷新。 刷新是以行為單位，以16K1 的DRAM 有 128行128 列。每行的字線相通，選中某字線時，所有位均被讀出并刷新。 從上一次對整個存儲器刷新結(jié)束到下一次對整個存儲器全部刷新一遍為止，這段時間間隔稱為再生時間(刷新周期)，一般為2ms。 在2ms 內(nèi)所有行都必須刷新一次。 刷新方式： (1)集中刷新(brust refresh) 集中刷新是指在一個刷新周期內(nèi)，利用一段固定的時間，依次對存儲器的所有行逐一再生，在此期間停止對存儲器的讀和寫。 缺點是在刷新期間不能訪問存儲器。 假設(shè)讀 / 寫周期 Tc 和刷新周期 Tr 均為 0.5s，刷新間隔 2ms = 4000Tc。前 3872 Tc 用于讀寫，后 128 Tc 用于刷新。 (2)分散式刷新(Distributed Re