EDA數(shù)字時(shí)鐘設(shè)計(jì).楊康健

1、設(shè) 計(jì) 報(bào) 告課程名稱 在系統(tǒng)編程技術(shù) 任課教師 查長(zhǎng)軍 設(shè)計(jì)題目 EDA數(shù)字時(shí)鐘 班級(jí) 11通信1班 姓名 楊康健 學(xué)號(hào) 1105021001 日期 2014-6-28 目錄一、設(shè)計(jì)要求1、穩(wěn)定的顯示時(shí)、分、秒。2、當(dāng)電路發(fā)生走時(shí)誤差時(shí)，要求電路有校時(shí)功能。3、電路有整點(diǎn)報(bào)時(shí)功能。報(bào)時(shí)聲響為四低一高，最后一響高音正好為整點(diǎn)。二、選擇方案1、設(shè)計(jì)思路根據(jù)系統(tǒng)設(shè)計(jì)要求,系統(tǒng)設(shè)計(jì)采用自頂向下設(shè)計(jì)方法,由時(shí)鐘分頻部分、計(jì)時(shí)部分、按鍵部分調(diào)時(shí)部分和顯示部分五個(gè)部分組成。這些模塊都放在一個(gè)頂層文件中。1）時(shí)鐘計(jì)數(shù)：首先下載程序進(jìn)行復(fù)位清零操作,電子鐘從00：00：00計(jì)時(shí)開(kāi)始。sethour可以調(diào)整時(shí)鐘

2、的小時(shí)部分, setmin可以調(diào)整分鐘,步進(jìn)為1。由于電子鐘的最小計(jì)時(shí)單位是1s,因此提供給系統(tǒng)的內(nèi)部的時(shí)鐘頻率應(yīng)該大于1Hz,這里取100Hz。CLK端連接外部10Hz的時(shí)鐘輸入信號(hào)clk。對(duì)clk進(jìn)行計(jì)數(shù),當(dāng)clk=10時(shí),秒加1,當(dāng)秒加到60時(shí),分加1；當(dāng)分加到60時(shí),時(shí)加1；當(dāng)時(shí)加到24時(shí),全部清0,從新計(jì)時(shí)。用6位數(shù)碼管分別顯示“時(shí)”、“分”、“秒”,通過(guò)OUTPUT( 6 DOWNTO 0 )上的信號(hào)來(lái)點(diǎn)亮指定的LED七段顯示數(shù)碼管。2） 時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。我們可以通過(guò)實(shí)驗(yàn)板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因?yàn)槲?/p>

3、們用的時(shí)鐘信號(hào)均是1HZ的，所以每LED燈變化一次就來(lái)一個(gè)脈沖，即計(jì)數(shù)一次。3）清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)。可以根據(jù)我們自己任意時(shí)間的復(fù)位。2、設(shè)計(jì)原理系統(tǒng)框圖由六個(gè)模塊組成，分別為：秒、分、時(shí)計(jì)數(shù)模塊，整點(diǎn)報(bào)時(shí)模塊，LED動(dòng)態(tài)顯示掃描模塊，調(diào)時(shí)控制模塊組成。其工作原理是:基準(zhǔn)脈沖輸入信號(hào)同時(shí)加到秒、分、時(shí)、分隔符的脈沖輸入端，采用并行計(jì)數(shù)的方式，秒的進(jìn)位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到時(shí)的使能端上，完成秒、分、時(shí)和分隔符的循環(huán)計(jì)數(shù)。整點(diǎn)報(bào)時(shí)是根據(jù)分的A、B輸出同時(shí)為0時(shí)，整點(diǎn)報(bào)時(shí)模塊輸出高電平控制報(bào)時(shí)。LED顯示掃描模塊根據(jù)輸入

4、的掃描信號(hào)CKDSP輪流選通秒、分、時(shí)、分隔符的8位八段數(shù)碼管，LED顯示譯碼器完成計(jì)數(shù)器輸出的BCD的譯碼。三細(xì)化框圖根據(jù)自頂向下的方法以及各功能模塊的的功能實(shí)現(xiàn)上述設(shè)計(jì)方案應(yīng)系統(tǒng)細(xì)化框圖：數(shù)字時(shí)鐘控制單元時(shí)調(diào)整分調(diào)整使能端信號(hào)CLK信號(hào)時(shí)顯示分顯示秒顯示24進(jìn)制60進(jìn)制60進(jìn)制LED顯示整點(diǎn)報(bào)時(shí)花樣顯示模塊化設(shè)計(jì)（1）秒計(jì)時(shí)模塊秒計(jì)時(shí)模塊由一個(gè)60位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出端口組成為：Clk：計(jì)時(shí)時(shí)鐘信號(hào)Reset：異步清零信號(hào)Setmin：分鐘設(shè)置信號(hào)Enmin：使能輸出信號(hào)Daout6:0：BCD碼輸出（2）分計(jì)時(shí)模塊分計(jì)時(shí)模塊由一個(gè)60位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出端口組成為：C

5、lk、clk1：計(jì)時(shí)時(shí)鐘信號(hào)Reset：異步清零信號(hào)Sethour：小時(shí)設(shè)置信號(hào)Enmin：使能輸出信號(hào)Daout6:0：BCD碼輸出（3）時(shí)計(jì)時(shí)模塊時(shí)計(jì)時(shí)模塊由24位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出端口組成為：Clk：計(jì)時(shí)時(shí)鐘信號(hào)Reset：異步清零信號(hào)Daout6:0：BCD碼輸出（4）顯示模塊系統(tǒng)時(shí)間輸出由六個(gè)七段數(shù)碼管顯示。顯示的數(shù)據(jù)是各計(jì)時(shí)模塊給出的BCD碼。（5）調(diào)時(shí)控制模塊該模塊主要用于調(diào)節(jié)時(shí)、分顯示，用于“對(duì)表”。（6）整點(diǎn)報(bào)時(shí)模塊在時(shí)鐘整點(diǎn)的時(shí)候產(chǎn)生揚(yáng)聲器驅(qū)動(dòng)信號(hào)。由時(shí)鐘計(jì)時(shí)模塊中分鐘的進(jìn)行信號(hào)進(jìn)行控制。當(dāng)contr_en 為高電平時(shí)，將輸入信號(hào)clk 送到輸出端speak 用于

6、驅(qū)動(dòng)揚(yáng)聲器，同時(shí)在clk 的控制下，輸出端lamp2.0進(jìn)行循環(huán)移位。輸出控制模塊有揚(yáng)聲器控制器子模塊組成。2、頂層文件生成前面已經(jīng)完成了電子時(shí)鐘電路的各個(gè)組成部分的設(shè)計(jì)，下面把這些組成部分組裝起來(lái)，形成完整的總體設(shè)計(jì)。該電子時(shí)鐘的命名為clock，其外部端口如右圖所示。 各個(gè)輸入/ 輸出端口的作用如下： （1） clk 為外部時(shí)鐘信號(hào)，其頻率為1Hz，reset 為異步清零信號(hào). （2） sethour 和setmin分別為調(diào)時(shí)調(diào)分脈沖輸入信號(hào) ，當(dāng)en_set為高電平時(shí)，每來(lái)一個(gè)sethour 脈沖或setmin脈沖，時(shí)、分輸出將分別加1； （3） second6.0為秒的個(gè)位和十位BCD

7、 碼輸出，min60為分鐘的個(gè)位和十位BCD 碼輸出，hour6.0為小時(shí)的個(gè)位和十位BCD 碼輸出，它們最終中用來(lái)驅(qū)動(dòng)七段數(shù)碼管，lamp2.0為花樣顯示輸出信號(hào)，speak 為整點(diǎn)報(bào)時(shí)揚(yáng)聲器驅(qū)動(dòng)信號(hào) 四、編寫(xiě)程序、仿真和分析1、秒計(jì)數(shù)器1）VHDL語(yǔ)言描述程序見(jiàn)附錄2）秒計(jì)數(shù)器的仿真波形圖3）波形分析利用60進(jìn)制計(jì)數(shù)器完成00到59的循環(huán)計(jì)數(shù)功能，當(dāng)秒計(jì)數(shù)至59時(shí)，再來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出，即enmin=1；reset作為復(fù)位信號(hào)低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零。因?yàn)檫@種60進(jìn)制的VHDL語(yǔ)言是很好寫(xiě)的，它并不復(fù)雜，再說(shuō)我們必須要學(xué)會(huì)這些基本的硬件語(yǔ)言的描寫(xiě)。2、分鐘計(jì)

8、數(shù)器1）VHDL語(yǔ)言描述程序見(jiàn)附錄2）分鐘計(jì)數(shù)器的仿真波形圖3）波形分析小時(shí)計(jì)數(shù)模塊利用24進(jìn)制計(jì)數(shù)器，通過(guò)分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到23的循環(huán)計(jì)數(shù)。 3、小時(shí)計(jì)數(shù)器1）VHDL語(yǔ)言描述程序見(jiàn)附錄2）小時(shí)計(jì)數(shù)器的仿真波形圖3）波形分析小時(shí)計(jì)數(shù)模塊利用24進(jìn)制計(jì)數(shù)器，通過(guò)分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到23的循環(huán)計(jì)數(shù)。4、整點(diǎn)報(bào)時(shí)報(bào)警模塊 1）VHDL語(yǔ)言描述程序見(jiàn)附錄2）整點(diǎn)報(bào)時(shí)模塊仿真波形圖1） 波形分析由圖知對(duì)于整點(diǎn)報(bào)時(shí)模塊，當(dāng)分鐘計(jì)數(shù)至59時(shí)來(lái)一個(gè)時(shí)鐘脈沖則產(chǎn)生一個(gè)進(jìn)位信號(hào)，分鐘計(jì)數(shù)到00，此時(shí)產(chǎn)生報(bào)警信號(hào)持續(xù)一分鐘。當(dāng)有時(shí)鐘脈沖時(shí)lamp顯示燈就閃爍輪續(xù)點(diǎn)亮。五、全系統(tǒng)聯(lián)調(diào)1

9、、數(shù)字時(shí)鐘系統(tǒng)原理圖2、數(shù)字時(shí)鐘系統(tǒng)波形圖仿真六、硬件調(diào)試說(shuō)明1）時(shí)、分、秒計(jì)時(shí)器 時(shí)計(jì)時(shí)器為一個(gè)24進(jìn)制計(jì)數(shù)器，分、秒計(jì)時(shí)器均為60進(jìn)制計(jì)數(shù)器。當(dāng)秒計(jì)時(shí)器接受到一個(gè)秒脈沖時(shí)，秒計(jì)數(shù)器開(kāi)始從1計(jì)數(shù)到60，此時(shí)秒顯示器將顯示00、01、02、.、59、00；每當(dāng)秒計(jì)數(shù)器數(shù)到00時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖輸出送至分計(jì)時(shí)器，此時(shí)分計(jì)數(shù)器數(shù)值在原有基礎(chǔ)上加1，其顯示器將顯示00、01、02、.、59、00；每當(dāng)分計(jì)數(shù)器數(shù)到00時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖輸出送至?xí)r計(jì)時(shí)器，此時(shí)時(shí)計(jì)數(shù)器數(shù)值在原有基礎(chǔ)上加1，其顯示器將顯示00、01、02、.、23、00。即當(dāng)數(shù)字鐘運(yùn)行到23點(diǎn)59分59秒時(shí)，當(dāng)秒計(jì)時(shí)器在接受一個(gè)秒脈沖

10、，數(shù)字鐘將自動(dòng)顯示00點(diǎn)00分00秒。2）校時(shí)電路 當(dāng)開(kāi)關(guān)撥至校時(shí)檔時(shí)，電子鐘秒計(jì)時(shí)工作，通過(guò)時(shí)、分校時(shí)開(kāi)關(guān)分別對(duì)時(shí)、分進(jìn)行校對(duì)，開(kāi)關(guān)每按1次，與開(kāi)關(guān)對(duì)應(yīng)的時(shí)或分計(jì)數(shù)器加1，當(dāng)調(diào)至需要的時(shí)與分時(shí)，撥動(dòng)reset開(kāi)關(guān)，電子鐘從設(shè)置的時(shí)間開(kāi)始往后計(jì)時(shí)。結(jié)論經(jīng)硬件調(diào)試，系統(tǒng)可完成計(jì)時(shí)，整點(diǎn)報(bào)時(shí)以及清零等預(yù)定功能，此實(shí)驗(yàn)基本成功。八、課程總結(jié)本次課程設(shè)計(jì)整個(gè)過(guò)程中，我的最大體會(huì)就是：對(duì)知識(shí)復(fù)習(xí)的重要性。在本次的實(shí)驗(yàn)設(shè)計(jì)中，一開(kāi)始做起來(lái)也很不順手，甚至不知如何下手，印象里非常簡(jiǎn)單的電路，到了設(shè)計(jì)出來(lái)時(shí)才覺(jué)得不是易事，主要原因是對(duì)相關(guān)應(yīng)用軟件的不熟悉，這提醒我對(duì)學(xué)過(guò)的知識(shí)要時(shí)常復(fù)習(xí)，加深記憶，熟練運(yùn)用。還

11、有值得注意的是要把從書(shū)本上學(xué)到的知識(shí)和實(shí)際聯(lián)系起來(lái)，這不論對(duì)我們以后的學(xué)習(xí)還是就業(yè)，都會(huì)起到很大的促進(jìn)和幫助。通過(guò)本次課程設(shè)計(jì)，鞏固了我們以前學(xué)過(guò)的專業(yè)知識(shí)，使我們對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解與認(rèn)識(shí)，同時(shí)對(duì)數(shù)據(jù)庫(kù)軟件技術(shù)，語(yǔ)言等系列知識(shí)都有了一定的了解與認(rèn)識(shí)。使用技術(shù)開(kāi)發(fā)頁(yè)面的能力也有了提高，也使我們把理論與實(shí)踐從正真意義上結(jié)合了起來(lái)，考驗(yàn)了我們的動(dòng)手能力和查閱相關(guān)資料的能力，還有整合材料的能力。這些都是我們?cè)谌蘸蟮墓ぷ鲗W(xué)習(xí)中十分重要的能力。最后，感謝查老師這段時(shí)間的悉心教導(dǎo)。九、參考文獻(xiàn)：1潭會(huì)生，張昌凡.EDA技術(shù)及應(yīng)用.西安電子科技大學(xué)出版社,2001.92李洋. EDA技術(shù)使用教

12、程.機(jī)械工業(yè)出版社,2002.33趙剛.EDA技術(shù)簡(jiǎn)明教程.成都：四川大學(xué)出版社，2004.6附 錄121、秒計(jì)數(shù)單元代碼LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY second ISPORT(clk,reset,setmin:IN STD_LOGIC;enmin:OUT STD_LOGIC;daout:out std_logic_vector(6 downto 0);END entity second;ARCHITECTURE fun OF second ISSIGNAL co

13、unt:STD_LOGIC_VECTOR(6 downto 0);SIGNAL enmin_1,enmin_2:STD_LOGIC;BEGINdaout=count;enmin_2=(setmin and clk);enmin=(enmin_1 or enmin_2);process(clk,reset,setmin)beginif(reset=0) then count=0000000;elsif(clkevent and clk=1)thenif(count(3 downto 0)=1001)thenif(count16#60#)thenif(count=1011001)thenenmin

14、_1=1;count=0000000;elsecount=count+7;end if;elsecount=0000000;end if;elsif(count16#60#)thencount=count+1;enmin_1=0 after 100 ns;elseend if;end if;end process;end fun ;2、分計(jì)數(shù)單元代碼LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY minute ISPORT(clk,clk1,reset,sethour:IN STD_

15、LOGIC;enhour:OUT STD_LOGIC;daout:out std_logic_vector(6 downto 0);END entity minute;ARCHITECTURE fun OF minute ISSIGNAL count:STD_LOGIC_VECTOR(6 downto 0);SIGNAL enhour_1,enhour_2:STD_LOGIC;BEGINdaout=count;enhour_2=(sethour and clk1);enhour=(enhour_1 or enhour_2);process(clk,reset,sethour)beginif(r

16、eset=0)thencount=0000000;elsif(clkevent and clk=1)thenif(count(3 downto 0)=1001)thenif(count16#60#)thenif(count=1011001)thenenhour_1=1;count=0000000;ELSEcount=count+7;end if;elsecount=0000000;end if;elsif(count16#60#)thencount=count+1;enhour_1=0after 100 ns;elsecount=0000000;end if;end if;end proces

17、s;END fun;3、時(shí)計(jì)數(shù)單元代碼LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY hour ISPORT(clk,reset:IN STD_LOGIC;daout:out std_logic_vector(5 downto 0);END entity hour;ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VECTOR(5 downto 0);BEGINdaout=count;process(clk,reset)beginif

18、(reset=0)thencount=000000;elsif(clkevent and clk=1)thenif (count(3 downto 0)=1001)thenif(count=16#23#)thencount=count+7;elsecount=000000;end if;elsif(count16#23#)thencount=count+1;elsecount=000000;end if;end if;end process;END fun；4、顯示單元代碼LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_u

19、nsigned.all;ENTITY deled ISPORT(num:IN std_logic_vector(3 downto 0);led:OUT std_logic_vector(6 downto 0);end deled;ARCHITECTURE fun OF deled ISBEGINled=1111110when num=0000else0110000when num=0001else1101101when num=0010else1111001when num=0011else0110011when num=0100else1011011when num=0101else1011

20、111when num=0110else1110000when num=0111else1111111when num=1000else1111011when num=1001else1110111when num=1010else0011111when num=1011else1001110when num=1100else0111101when num=1101else1001111when num=1110else1000111when num=1111;END fun;5、調(diào)時(shí)控制單元代碼LIBRARY ieee;use ieee.std_logic_1164.all;use ieee

21、.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY seltime ISPORT(clk1,reset:IN STD_LOGIC;sec,min:IN STD_LOGIC_VECTOR(6 downto 0);hour:in std_logic_vector(5 downto 0);daout:OUT STD_LOGIC_vector(3 downto 0);dp:OUT std_LOGIC;sel:out std_logic_vector(2 downto 0);END seltime;ARCHITECTURE fun OF

22、 seltime ISSIGNAL count:STD_LOGIC_vector(2 downto 0);BEGINsel=count;process(clk1,reset)beginif(reset=0)thencount=101)thencount=000;elsecountdaout=sec(3 downto 0);dpdaout(3)=0;daout(2 downto 0)=sec(6 downto 4);dpdaout=min(3 downto 0);dpdaout(3)=0;daout(2 downto 0)=min(6 downto 4);dpdaout=hour(3 downt

23、o 0);dpdaout(3 downto 2)=00;daout(1 downto 0)=hour(5 downto 4);dp=0;end case;end process;end fun;6、整點(diǎn)報(bào)時(shí)單元代碼LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY alert ISPORT(clk:IN STD_LOGIC;dain:IN STD_LOGIC_VECTOR (6 DOWNTO 0);speak:OUT STD_LOGIC;lamp:OUT STD_LOGIC_VECTOR

24、 (2 DOWNTO 0);END alert;ARCHITECTURE fun OF alert ISsignal coun:std_logic_vector (1 downto 0);signal count1:std_logic_vector (1 downto 0);BEGINspeaker:process(clk)beginspeak=10)thencount1=00;elsecount1=count1+1;end if;end if;end if;end process speaker;lamper:process(clk)beginif(rising_edge(clk)theni

25、f(coun=10)thenif(coun=00)thenlamp=001;elsif(coun=01)thenlamp=010;elsif(coun=10)thenlamp=100;end if;coun=coun+1;elsecoun=00;end if;end if;end process lamper;END fun;7、頂層代碼library ieee;use ieee.std_logic_1164.all;entity clock_top isport(clk,reset,setmin,sethour,clkdsp:in std_logic;speaker:out std_logi

26、c;lamp:out std_logic_vector(2 downto 0);sel:out std_logic_vector(2 downto 0);a,b,c,d,e,f,g,dpout:out std_logic);end clock_top;architecture a of clock_top isCOMPONENT secondPORT(clk,reset,setmin:IN STD_LOGIC;daout:out std_logic_vector(6 downto 0);enmin:OUT STD_LOGIC);END COMPONENT;COMPONENT minutePOR

27、T(clk,clk1,reset,sethour:IN STD_LOGIC;enhour:OUT STD_LOGIC;daout:out std_logic_vector(6 downto 0);END COMPONENT;COMPONENT hourPORT(clk,reset:IN STD_LOGIC;daout:out std_logic_vector(5 downto 0);END COMPONENT;COMPONENT alertPORT(clk:IN STD_LOGIC;dain:in std_logic_vector(6 downto 0);lamp:out std_logic_vector(2 downto 0);speak:OUT STD_LOGIC);END COMPONENT;COMPONENT seltimePORT(clk1,reset:IN STD_LOGIC;sec,min:in std_logic_vector(6 downto 0);hour:in std_logic_vector(5 downto 0);dp:out std_logic;daout:out std_logic_vector(3 downto 0);sel:OUT STD_LOGIC_vector(2 down