EDA技術(shù)及應(yīng)用-VHDL版(第三版)(潭會(huì)生)第7章

1、第7章EDA技術(shù)實(shí)驗(yàn) 第第7章章EDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.1 實(shí)驗(yàn)一：實(shí)驗(yàn)一：8位加法器的設(shè)計(jì)位加法器的設(shè)計(jì) 7.2 實(shí)驗(yàn)二：序列檢測器的設(shè)計(jì)實(shí)驗(yàn)二：序列檢測器的設(shè)計(jì) 7.3 實(shí)驗(yàn)三：實(shí)驗(yàn)三：PWM信號發(fā)生器的設(shè)計(jì)信號發(fā)生器的設(shè)計(jì) 7.4 實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì)實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì) 7.5 實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì)實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì) 7.6 實(shí)驗(yàn)六：交通信號燈控制器的設(shè)計(jì)實(shí)驗(yàn)六：交通信號燈控制器的設(shè)計(jì) 7.7 實(shí)驗(yàn)報(bào)告范例實(shí)驗(yàn)報(bào)告范例 第7章EDA技術(shù)實(shí)驗(yàn) 7.1 實(shí)驗(yàn)一：實(shí)驗(yàn)一：8位加法器的設(shè)計(jì)位加法器的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?1) 學(xué)習(xí)Quartus /ISE Suite/ is

2、pLEVER軟件的基本使用方法。(2) 學(xué)習(xí)GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。(3) 了解VHDL程序的基本結(jié)構(gòu)。 第7章EDA技術(shù)實(shí)驗(yàn) 2實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)由兩個(gè)4位二進(jìn)制并行加法器級聯(lián)而成的8位二進(jìn)制并行加法器，并用GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)(事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號)進(jìn)行硬件驗(yàn)證。 第7章EDA技術(shù)實(shí)驗(yàn) 3實(shí)驗(yàn)要求實(shí)驗(yàn)要求(1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2) 編寫各個(gè)VHDL源程序。(3) 根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4) 根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)

3、證的管腳鎖定表格或文件。(5) 記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。(6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。4參考資料本書4.3節(jié)、4.4節(jié)、4.5節(jié)、5.1節(jié)、5.2節(jié)和6.1節(jié)。 第7章EDA技術(shù)實(shí)驗(yàn) 7.2 實(shí)驗(yàn)二：序列檢測器的設(shè)計(jì)實(shí)驗(yàn)二：序列檢測器的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?1) 熟悉Quartus /ISE Suite/ ispLEVER軟件的基本使用方法。(2) 掌握GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。(3) 學(xué)習(xí)VHDL程序中數(shù)據(jù)對象、數(shù)據(jù)類型、順序語句和并行語句的綜合使用。 第7章EDA技術(shù)實(shí)驗(yàn) 2實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容序列檢測器可用于檢測一組或多組由二進(jìn)制碼組

4、成的脈沖序列信號，這在數(shù)字通信領(lǐng)域有廣泛的應(yīng)用?，F(xiàn)要求設(shè)計(jì)一個(gè)8位的序列檢測器，在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測；當(dāng)一串待檢測的串行數(shù)據(jù)進(jìn)入檢測器后，若此數(shù)在每一位的連續(xù)檢測中都與預(yù)置的密碼數(shù)相同，則輸出“A”，否則輸出“B”。用GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)(事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號)進(jìn)行硬件驗(yàn)證。 第7章EDA技術(shù)實(shí)驗(yàn) 3實(shí)驗(yàn)要求實(shí)驗(yàn)要求(1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2) 編寫各個(gè)VHDL源程序。(3) 根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4) 根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)

5、證的管腳鎖定表格或文件。(5) 記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。(6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。4參考資料參考資料本書4.3節(jié)、4.4節(jié)、4.5節(jié)、5.1節(jié)、5.2節(jié)和3.9.2節(jié)。 第7章EDA技術(shù)實(shí)驗(yàn) 7.3 實(shí)驗(yàn)三：實(shí)驗(yàn)三：PWM信號發(fā)生器的設(shè)計(jì)信號發(fā)生器的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?1) 熟悉Quartus /ISE Suite/ispLEVER軟件的基本使用方法。(2) 熟悉GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。(3) 學(xué)習(xí)VHDL程序中數(shù)據(jù)對象、數(shù)據(jù)類型、順序語句和并行語句的綜合使用。 第7章EDA技術(shù)實(shí)驗(yàn) 2實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)脈寬數(shù)控調(diào)

6、制信號發(fā)生器，此信號發(fā)生器是由兩個(gè)完全相同的可自加載加法計(jì)數(shù)器LCNT8組成的，它的輸出信號的高/低電平脈寬可分別由兩組8位預(yù)置數(shù)進(jìn)行控制。用GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)(事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號)進(jìn)行硬件驗(yàn)證。 第7章EDA技術(shù)實(shí)驗(yàn) 3實(shí)驗(yàn)要求實(shí)驗(yàn)要求(1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2) 編寫各個(gè)VHDL源程序。(3) 根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4) 根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定表格或文件。(5) 記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。(6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法

7、。 第7章EDA技術(shù)實(shí)驗(yàn) 7.4 實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì)實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?1) 熟悉Quartus /ISE Suite/ispLEVER軟件的基本使用方法。(2) 熟悉GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。(3) 學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計(jì)應(yīng)用。2實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好8位十進(jìn)制數(shù)字頻率計(jì)，并用GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)(事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號)進(jìn)行硬件驗(yàn)證。 第7章EDA技術(shù)實(shí)驗(yàn) 3實(shí)驗(yàn)要求實(shí)驗(yàn)要求(1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2) 編寫各個(gè)VHDL源程序。(3) 根據(jù)系統(tǒng)的功能

8、，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4) 根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定表格或文件。(5) 記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。(6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。4參考資料參考資料本書4.3節(jié)、4.4節(jié)、4.5節(jié)、5.1節(jié)、5.2節(jié)和6.5節(jié)。第7章EDA技術(shù)實(shí)驗(yàn) 7.5 實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì)實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?1) 熟悉Quartus /ISE Suite/ispLEVER軟件的基本使用方法。(2) 熟悉GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。(3) 學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計(jì)應(yīng)用。2實(shí)驗(yàn)內(nèi)容

9、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)計(jì)時(shí)范圍為0.01s1h的數(shù)字秒表，并用GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)(事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號)進(jìn)行硬件驗(yàn)證。 第7章EDA技術(shù)實(shí)驗(yàn) 3實(shí)驗(yàn)要求實(shí)驗(yàn)要求(1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2) 編寫各個(gè)VHDL源程序。(3) 根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4) 根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定表格或文件。(5) 記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。(6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。4參考資料參考資料本書4.3節(jié)、4.4節(jié)、4.5節(jié)、5.1節(jié)、5.2節(jié)和6.

10、6節(jié)。 第7章EDA技術(shù)實(shí)驗(yàn) 7.6 實(shí)驗(yàn)六：交通信號燈控制器的設(shè)計(jì)實(shí)驗(yàn)六：交通信號燈控制器的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?1) 熟悉Quartus /ISE Suite/ispLEVER軟件的基本使用方法。(2) 熟悉GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。(3) 學(xué)習(xí)VHDL基本邏輯電路和狀態(tài)機(jī)電路的綜合設(shè)計(jì)應(yīng)用。 第7章EDA技術(shù)實(shí)驗(yàn) 2實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)由一條主干道和一條支干道的匯合點(diǎn)形成的十字交叉路口的交通燈控制器，具體要求如下：(1) 主、支干道各設(shè)有一個(gè)綠、黃、紅指示燈，兩個(gè)顯示數(shù)碼管。(2) 主干道處于常允許通行狀態(tài)，而支干道有車來才允許通行。當(dāng)主干道允許

11、通行亮綠燈時(shí)，支干道亮紅燈，而支干道允許通行亮綠燈時(shí)，主干道亮紅燈。(3) 當(dāng)主、支干道均有車時(shí)，兩者交替允許通行，主干道每次放行45 s，支干道每次放行25 s，在每次由亮綠燈變成亮紅燈的轉(zhuǎn)換過程中，要亮5 s的黃燈作為過渡，并進(jìn)行減計(jì)時(shí)顯示。 第7章EDA技術(shù)實(shí)驗(yàn) 3實(shí)驗(yàn)要求實(shí)驗(yàn)要求(1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2) 編寫各個(gè)VHDL源程序。(3) 根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4) 根據(jù)選用的EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定表格或文件。(5) 記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。(6) 記錄實(shí)驗(yàn)過程中出現(xiàn)

12、的問題及解決辦法。 第7章EDA技術(shù)實(shí)驗(yàn) 7.7 實(shí)驗(yàn)報(bào)告范例實(shí)驗(yàn)報(bào)告范例下面以一個(gè)09999的計(jì)數(shù)器電路的設(shè)計(jì)為例，給出一個(gè)實(shí)驗(yàn)報(bào)告范例，以供參考。實(shí)驗(yàn)X 09999的計(jì)數(shù)器電路的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?1) 進(jìn)一步熟悉和掌握Quartus 軟件的使用。(2) 進(jìn)一步熟悉和掌握GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用。(3) 學(xué)習(xí)和掌握VHDL進(jìn)程語句和元件例化語句的使用。 第7章EDA技術(shù)實(shí)驗(yàn) 2實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)計(jì)數(shù)范圍為09999的4位十進(jìn)制計(jì)數(shù)器電路CNT9999，并用GW48-CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)(可選用的芯片為ispLSI 1032E-PLCC84或EP

13、M7128S-PL84或XCS05/XCS10-PLCC84芯片)進(jìn)行硬件驗(yàn)證。 第7章EDA技術(shù)實(shí)驗(yàn) 3實(shí)驗(yàn)條件實(shí)驗(yàn)條件(1) 開發(fā)軟件：Quartus 8.0。(2) 實(shí)驗(yàn)設(shè)備：GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。(3) 擬用芯片：EPM7128S-PL84。4實(shí)驗(yàn)設(shè)計(jì)實(shí)驗(yàn)設(shè)計(jì)1) 系統(tǒng)原理框圖為了簡化設(shè)計(jì)并便于顯示，本計(jì)數(shù)器電路CNT9999的設(shè)計(jì)分為兩個(gè)層次，其中底層電路包括四個(gè)十進(jìn)制計(jì)數(shù)器模塊CNT10，再由這四個(gè)模塊按照圖7.1所示的原理圖構(gòu)成頂層電路CNT9999。 第7章EDA技術(shù)實(shí)驗(yàn) 圖7.1 CNT9999電路原理圖第7章EDA技術(shù)實(shí)驗(yàn) 2) VHDL程序計(jì)數(shù)器CNT999

14、9的底層和頂層電路均采用VHDL文本輸入，有關(guān)VHDL程序如下。CNT10的VHDL源程序：-CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 第7章EDA技術(shù)實(shí)驗(yàn) CO: OUT STD_LOGIC );END ENTITY CNT10;CNT9999

15、的VHDL源程序：-CNT9999.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT9999 IS PORT(CLR: IN STD_LOGIC; CLK: IN STD_LOGIC; ENA: IN STD_LOGIC; DOUT: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY CNT9999;第7章EDA技術(shù)實(shí)驗(yàn) 3) 仿真波形設(shè)置 本設(shè)計(jì)包括兩個(gè)層次，因此先進(jìn)行底層的十進(jìn)制計(jì)數(shù)器CNT10的仿真，再進(jìn)行頂層CNT9999的仿真。圖7.2是CNT10仿真輸入設(shè)置及可能結(jié)果估計(jì)圖。同理可進(jìn)

16、行CNT9999仿真輸入設(shè)置及可能結(jié)果估計(jì)(這里略)。 第7章EDA技術(shù)實(shí)驗(yàn) 圖7.2 CNT10仿真輸入設(shè)置及可能結(jié)果估計(jì)圖第7章EDA技術(shù)實(shí)驗(yàn) 4) 管腳鎖定文件根據(jù)圖7.1所示的CNT9999電路原理圖，本設(shè)計(jì)實(shí)體的輸入有時(shí)鐘信號CLK、清零信號CLR和計(jì)數(shù)使能信號ENA，輸出為DOUT15.0，據(jù)此可選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0，對應(yīng)實(shí)驗(yàn)?zāi)Ｊ?。根據(jù)圖7.5所示的實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0和圖7.1確定引腳的鎖定。選用EPM7128S-PL84芯片，其引腳鎖定過程如表7.1所示，其中CLK接CLOCK2，CLR接鍵3，ENA接鍵4，計(jì)數(shù)結(jié)果DOUT3.0、DOUT7.4、DOUT11.8、D

17、OUT15.12經(jīng)外部譯碼器譯碼后，分別在數(shù)碼管1、數(shù)碼管2、數(shù)碼管3、數(shù)碼管4上顯示。 第7章EDA技術(shù)實(shí)驗(yàn) 表 7.1 CNT9999管腳鎖定過程表 設(shè)計(jì)實(shí)體 I/O 標(biāo)識 設(shè)計(jì)實(shí)體 I/O 來源/去向 插座序號 EPM7128S-PL84 I/O 號管腳號 CLK 時(shí)鐘信號源 CLOCK2 IO5170 CLR 鍵 3 PIO2 IO26 ENA 鍵 4 PIO3 IO38 DOUT3.0 經(jīng)譯碼后接數(shù)碼管 1 PIO19PIO16 IO19IO1629、28、27、25 DOUT7.4 經(jīng)譯碼后接數(shù)碼管 2 PIO23PIO20 IO23IO2034、33、31、30 DOUT11.8

18、 經(jīng)譯碼后接數(shù)碼管 3 PIO27PIO24 IO27IO2439、37、36、35 DOUT15.12 經(jīng)譯碼后接數(shù)碼管 4 PIO31PIO28 IO31IO2845、44、41、40 備 注 驗(yàn)證設(shè)備：GW48-CK；實(shí)驗(yàn)芯片：EPM7128S-PL84；實(shí)驗(yàn)?zāi)Ｊ剑篘O.0；模式圖及管腳對應(yīng)表見圖 5.5 和表 5.3 第7章EDA技術(shù)實(shí)驗(yàn) 5. 實(shí)驗(yàn)結(jié)果及總結(jié)實(shí)驗(yàn)結(jié)果及總結(jié)1) 系統(tǒng)仿真情況CNT10和CNT9999的時(shí)序仿真結(jié)果分別如圖7.3和7.4所示(本仿真結(jié)果是通過同時(shí)按下“CTRL+Print Screen”鍵抓取當(dāng)前屏幕信息放入剪貼板中，再通過Windows的畫圖工具進(jìn)行粘

19、貼裁剪后復(fù)制，最后在Word等文檔中通過粘貼的方法獲得)。 第7章EDA技術(shù)實(shí)驗(yàn) 圖7.3 CNT10的時(shí)序仿真結(jié)果 圖7.4 CNT9999的時(shí)序仿真結(jié)果 第7章EDA技術(shù)實(shí)驗(yàn) 2) 邏輯綜合結(jié)果使用Quartus 8.0進(jìn)行邏輯綜合后，CNT9999的RTL視圖如圖7.5所示，對CNT9999進(jìn)行邏輯綜合后的資源使用情況為：Family：MAX7000S，Device：EPM7128SLC84-10，Total macrocells：19/128(15%)，Total pins：23/68(34%)。 第7章EDA技術(shù)實(shí)驗(yàn) 圖7.5 CNT9999的RTL視圖 第7章EDA技術(shù)實(shí)驗(yàn) 3) 硬件驗(yàn)證情況CLK接CLOCK2，CLR接鍵3，ENA接鍵4，計(jì)數(shù)結(jié)果DOUT3.0、DOUT7.4、DOUT11.8、DOUT15.12經(jīng)外部譯碼器譯碼后，分別在數(shù)碼管1、數(shù)碼管2、數(shù)碼管3、