東南大學射頻與光電集成電路研究所【共享精品-】

1、集成電路設計根底王志功東南大學 無線電系2004年1第12章 CMOS靜態(tài)恢復邏輯電路設計12.1 引言12.2 全互補標準CMOS電路12.3 偽NMOS12.4 級聯電壓開關CVSL12.5 差動錯層CMOS四種邏輯電路212.1 引 言第十章中我們討論了反相器的工作原理和特性。 以反相器為根底而構成的邏輯電路稱為 靜態(tài)恢復邏輯電路。所謂靜態(tài)是指不存在預充電放電機制。所謂恢復邏輯電路是指電路存在著一個邏輯電平噪聲容限，當輸入信號電平受到的噪聲干擾小于規(guī)定的容限時，輸出能恢復到確定的邏輯電平。312.2 全互補標準CMOS電路CMOS靜態(tài)恢復邏輯以反相器為根底，如以下圖。N管與P管都是驅動管

2、， 都受輸入信號控制的。P管與N管都是傳輸門， 分別傳輸“1和“0。傳輸“0的邏輯正好與傳輸“1的邏輯互補： N管原量“ 控制傳輸“0 P管非量“ 控制傳輸“1圖 12.1412.2.1 與非門與非門的特征是，全高出低，有低出高。它的卡諾圖如以下圖。該圖指出，在這22個最小項中，只有1個元素是傳輸“0的，其余的3個都傳輸“1。故傳輸門的輸出為，注意，前兩項都是傳“1的，顯然用P管最適宜，又是非量控制，也宜用P管?！?號，說明這兩項是并聯的，可以線或。最后一項為哪一項傳“0的，宜用N管實現，且是原量控制，可用二個傳輸門串聯。512.2.1 與非門 (續(xù))由此可見，CMOS與非門的結構應當是：在P

3、管陣列，兩個傳輸門并聯，接到Vdd。在N管陣列，兩個傳輸門串聯，接地。右圖所示兩輸入端與非門電路圖。圖 12.3612.2.2 或非門或非門的特征是，全低出高，有高出低。其卡諾圖如圖9.4所示。顯然，有3個最小項是傳輸“0的，只有1個最小項傳“1，故傳輸門設計應為，其中前兩項是原量控制的，傳“0，可以“線或接地。最后一項為哪一項非量控制，傳輸門串聯，傳“1，即接Vdd。圖 12.4712.2.2 或非門(續(xù))故CMOS或非門將是：P管陣列，兩個傳輸門串聯，接Vdd。N管陣列，兩個傳輸門并聯，接地。其電路如下圖。圖 12.58“與非門和“或非門的兩個例子指出：P管陣列的邏輯結構正好是N管陣列的對

4、偶：串聯并聯NMOS陣列是原量控制，PMOS陣列是非量控制，因而，N型陣列和P型陣列可以接同一個輸入信號。P管和N管陣列陣列邏輯結構的對偶關系912.2.3 復雜的“與或非電路：求：實現上述布爾表達式的CMOS邏輯電路。解：先繪卡諾圖，劃圈，列出傳輸門方程式。再將傳輸門方程式歸為P陣列和N陣列。然而，這種設計方法不甚理想，因為它有5個變量，太繁。1012.2.3 復雜的與或非電路 (續(xù))為此，先利用原量表達式設計N管陣列MOS傳輸門，接地傳“0。然后，根據 De-Morgan定理，將上式轉化為非量形式，再利用非量表達式設計P管陣列MOS傳輸門，接Vdd，傳“1，圖 12.61112.2.3 復

5、雜的與或非電路 (續(xù))由此可見，這類CMOS電路有如下特點：電路中PMOS管的數目與NMOS管的數目相同。如果輸入變量共有k個，那么總共需要2k個晶體管。形成一種全互補電路。假設一陣列是串聯，那么另一陣列必定是并聯。管子數量多，功能、集成度較低。由于管子多，幅員可能比較復雜。只有設計得當，幅員才會有規(guī)那么。12與非門: 設計舉例6輸入與非門:有規(guī)那么的管子幅員排列圖 12.7136輸入與非門: 幅員1412.3 偽NMOS邏輯全互補CMOS電路的缺點是管子數太多。這么多的P管僅僅為了傳輸卡諾圖中的互補項，能否省掉？能否象NMOS電路那樣，用一個負載管替代？為此，美國AT&T公司Bell Lab

6、s研制了一種新的電路，稱之為偽NMOS邏輯，如下圖。 圖 12.81512.3 偽NMOS邏輯(Pseudo-NMOS Logic)采用一只P管做負載是可能的，只要把它的柵極接地，P管就一直處于導通狀態(tài)，可以作為負載管。因為在這個電路中，地是最低電位，因而P管的柵源電壓Vgsp實際上是最負的，永遠滿足 |Vgsp| Vds+VTp ，P管處于線性區(qū)域，故偽NMOS反相器的根本特性如下圖圖 12.91612.3 偽NMOS邏輯(續(xù))當Vi VTn時，N管導通，這時，N管處于飽和區(qū)，P管處于線性區(qū)，于是，1712.3 偽NMOS邏輯(續(xù))平衡時，Idsn = Idsp，那么取典型值，Vtn = 0

7、.2Vdd，Vtp = -0.2Vdd，Vi = 0.5Vdd，Vo = 0.5Vdd，通常n/p =2.5， 代入得，1812.3 偽NMOS邏輯(續(xù))它的物理概念是這樣的，在CMOS電路中，0.5Vdd是C區(qū)的中心，是理論上的邏輯門限。作為一種CMOS反相器，如果輸入超過0.5Vdd，那么輸出應低于0.5Vdd。假設輸入低于0.5Vdd，那么輸出應高于0.5Vdd。為此，上述計算都以0.5Vdd為準。然而，對于偽NMOS電路而言，P陣列與N陣列是不對稱的。當N陣列獲得的有效柵壓為0.5Vdd VTn時，P陣列的有效柵壓為Vdd |Vtp|，因而P管有較大的驅動力，P管的內阻減小，輸出電平V

8、o升高。為了能使反相器的輸出低于0.5Vdd，那么n應比p大6倍。因n = 2.5p，補償掉一局部，故N型陣列的寬長比應比P型的大2.4倍以上。1912.3 偽NMOS邏輯(續(xù))偽NMOS電路的最大優(yōu)點是：管子數少。假設組合邏輯共有k個輸入變量，那么偽NMOS邏輯只需要k+1個管子，同NMOS電路一樣，比標準的CMOS要少得多。輸入電容也同NMOS一樣，是CMOS電路的一半。靜態(tài)功耗也同NMOS一樣，因為P管總是導通的，很象耗盡管負載，有直通電流。而CMOS那么是沒有的。2012.3 偽NMOS邏輯(續(xù))偽NMOS是屬于CMOS工藝，但性能上與NMOS極相似，區(qū)別僅在于結構上有區(qū)別，如下圖：圖

9、 12.102112.3 偽NMOS邏輯: 偽NMOS反相器特征1)P管作負載。2)柵極接地。3有效柵極電壓 :4P管做在N型襯底上或N阱中，襯底加最高電壓Vdd。5極性有差異，P管的源極接最高電位。6P管無體效應。7最正確尺寸比為2.4 : 1，N管比P管大。2212.3 偽NMOS邏輯:NMOS反相器的特征耗盡型N管作負載。負載N管柵源短路。 耗盡管是N型的，做在P型襯底上。襯底加最低電位地。耗盡管的漏極接最高電位。耗盡管有體效應。最正確尺寸比為4 : 1， 增強管比耗盡管大。圖 12.112312.3 偽NMOS邏輯(續(xù))2工藝上的差異。偽NMOS用CMOS工藝制造。NMOS用NMOS工

10、藝制造。既然偽NMOS電路同NMOS電路很相似，為何不直接采用NMOS電路，還要轉彎抹角地用CMOS工藝來做呢？這是因為CMOS工藝同NMOS工藝完全不同：CMOS工藝中不存在耗盡型NMOS。當人們在CMOS電路中想做一些模仿NMOS電路以節(jié)省一些管子時，只有用偽NMOS電路實現它。附帶的優(yōu)點是負載管沒有體效應。2412.4 級聯電壓開關邏輯CVSL:Cascade Voltage Switch Logic這是一類新的CMOS電路，是IBM公司在八十年代開發(fā)的。由于引出了一些新的概念，從而派生出一系列類似的電路。2512.4.1 CVSL電路根本原理當輸入信號符合某個邏輯關系時，互補的NMOS

11、開關就動作，Q和Q就會拉高或拉低。由于Q和Q端交叉耦合，正反響加到兩個P管，進行上拉，使得Q或Q迅速拉到Vdd。電路中含有一個NMOS的組合網絡，其中含有兩個互補的NMOS開關結構，并交叉地連接到一對P管的柵極，構成一個有正反響的網絡。圖 12.122612.4.1 CVSL電路根本原理(續(xù))邏輯開關主要過程如下：當n1斷開，n2閉合時，那么Q，p1更加導通，Q，p2趨向截止，結果是Q0，Q Vdd。當n1閉合，n2斷開時，那么Q，Q，因交叉反響，p1就趨于截止，p2趨于導通，結果Q Vdd，Q0。圖 12.122712.4.1 CVSL電路根本原理(續(xù))可見，輸出電壓的擺幅很大，從0到Vdd

12、和Vdd到0，與通常標準的CMOS電路一樣。然而該電路的根本特點是，布爾表達式中的組合邏輯全部由NMOS電路完成的。通過反響，利用P管把它拉到Vdd。而P陣列沒有邏輯。這在制造工藝上將帶來很大的好處。如，采用N阱工藝將少數P管做在阱內，大量的N管都可以做在阱外。此外，它同時輸出原量Q和非量Q 。2812.4.2 CVSL反相器為了進一步研究CVSL電路的特性，我們研究最簡單的情況，假定組合網絡中只含有兩個NMOS開關，如下圖。圖 12.132912.4.2 CVSL反相器(續(xù))根據傳輸門理論，Q點與點Q的狀態(tài)分別為，它說明了Q點的狀態(tài)由A控制，通過n2管傳輸0電平。同時，又由Q信號控制p2管，

13、傳輸1電平。而Q點的狀態(tài)不僅由A信號控制n1管，負責傳0，而且還靠Q信號控制p1管，負責傳輸1電平。它們是交叉反響，交叉控制的。3012.4.2 CVSL反相器(續(xù))顯然，只要A=1，n1管導通，Q為0，它加到p2管，使p2管導通，Q必然為1。而Q=1，又回過頭來使p1管截止,對Q點無影響。同理，只要只要A=0，那么n2管導通，Q顯然為0，它加到p1管，使p1管導通，故Q必然為1。而Q=1，又回過頭來使p2管截止，對Q點無影響。結果是3112.4.2 CVSL反相器(續(xù))由此可見，假設不計及時延的話，Q與A同相， Q與A同相。代入傳輸門方程式，得顯然，它是一對等價的CMOS反相器，如下圖。一個

14、輸入為A，輸出為Q 。一個輸入為A，輸出為Q。圖 12.143212.4.3 CVSL反相器: A=X1X2令A=X1X2，那么 。代入，得 這說明了在NMOS組合網絡中，一支是加A信號的，即是串聯的；另一支是加A信號的，即是并聯的。如下圖。所以，它既是與非門，又是與門，分別可從端Q和Q端輸出。圖 12.153312.4.4 CVSL反相器: A=X1+X2 取 A = X1 + X2那么必有 。代入得，可以發(fā)現，同前面的情況完全一樣，NMOS組合網絡也是一支串聯，一支并聯。不言而喻，其電路結構上與上例完全一樣，僅僅把信號X1，X2與X1，X2 交換一下位置就行。由此可見，同一個電路既可以是與

15、非門，又是與門；它也可以是或非門，也是或門。故這類電路是一種多功能電路。其實，這兩條NMOS樹枝中，一支代表N管，另一支代表P管。通過正反響，把P支映射到P型陣列。3412.4.5 CVSL反相器: A = X1X2 + X3X4 取 A = X1X2 + X3X4，那么 可得， 如下圖。注意，為簡明標識邏輯起見，圖中的管子符號被簡化成了交叉線顯然，這個電路是由一支串并聯，另一支并串聯組成?？梢垣@得與或非、與或兩種功能。圖 12.163512.4.6 CVSL反相器: A = (X1+X2) (X3+X4) 取 A = (X1+X2) (X3+X4) ，那么 ?？傻?， 這個電路的構造與上例是相

16、同的，一支是并串聯，另一支是串并聯?？梢?，只需將輸入的原量與非量交換位置，上例電路就可直接使用。3612.4.7 CVSL反相器: A = X1X2+X3(X4+X5) 圖 12.173712.4.7 CVSL反相器(續(xù))上面所有的例子都默認了兩個限制：NMOS組合網絡是由兩支獨立的樹枝組成，其中一支代表著N陣列邏輯功能；另一支代表P陣列邏輯功能，彼此沒有任何交叉鏈，因而所需晶體管的總數為2k+2。這兩支傳輸門樹枝都端接到地，即都傳輸0信號。3812.4.8 CVSL的新形式設：兩樹枝是交鏈的，由兩級傳輸門網絡組成。如下圖。下面一級特性為，上面一級特性為，圖 12.183912.4.8 CVS

17、L的新形式 (續(xù))現在我們把這個邏輯樹，接在交叉反響的P管對的下面，顯然有，根據CVSL反相器的原理，必有換言之，它是一對CMOS電路，如下圖，分別完成圖 12.1940 如果我們再串聯一個交鏈段，如下圖，可得，因為故同理故12.4.8 CVSL的新形式 (續(xù))圖 12.2041根據CVSL反相器原理，必有于是，換言之，它是一對CMOS電路，分別執(zhí)行以下功能，12.4.8 CVSL的新形式 (續(xù))42實際上，這類電路的分析，可以利用找同路的方法直接獲得布爾表達式。比方， Q與Q各有四條同路，如下圖。圖 12.2112.4.8 CVSL的新形式 (續(xù))43即得:由此可得12.4.8 CVSL的新

18、形式 (續(xù))4412.4.8 CVSL的新形式 :優(yōu)點 由于相互交鏈，有“差分作用，使得合成邏輯簡化，管子數少。如，這種CMOS全加器的總和局部僅需12個管子，且可同時提供S和S。 交鏈方式、級數有較多自由度，允許設計復雜的邏輯功能。4512.4.8 CVSL的新形式 : 缺點等效P陣列邏輯與N陣列邏輯在時間上有差異。P陣列的動作至少比對應的N管滯后一個延遲時間。因而，在這段時間差內，往往造成P管與N管同時導通，增加了靜態(tài)功耗，出現了比例邏輯現象也正由于有這段時間差，電源電流中的毛刺、尖峰較大。 整個電路的延遲增加，限制了在高速電路中的使用。4612.5 差動錯層CMOS邏輯DSLDSLDif

19、ferential Split-level CMOS LogicCMOS電路類似于CVSL-CMOS電路，但速度較高。如下圖。它是在CVSL電路的根底上附加了兩個NMOS管n10和n20，把輸出端點Q和Q同交叉反響點F和F隔離開。在n10和n20的柵極上加了一個參數電壓VREF，其值為0.5Vdd+VTn。圖 12.224712.5.1 DSL電路的工作原理當A = 0時，n1管截止F=F-, F-為前一狀態(tài)之值。這時，A=1, n2管導通，FGnd,于是，(Vgs)n20VTn 使得n20管導通，QGnd。同時，F加到p1管，使得p1管導通， QVdd。然而這時，n10管是否導通，取決于F之

20、值。假設F-0.5Vdd,那么，n10管導通，向F節(jié)點充電，直到F= 0.5Vdd為止，n10管截止.假設 F- 0.5Vdd，那么，(Vgs)n10 VTn ，n10管截止，F節(jié)點上的電荷會逐步泄漏，在穩(wěn)定狀態(tài)下，n10管截止，最高電位為F= 0.5Vdd。在F的作用下，p2管是弱導通狀態(tài)。4812.5.1 DSL電路的工作原理(續(xù)故在A = 0時，各管狀態(tài)表示如下：p1通，n10截止，n1截止，Q=Vdd。p2弱通，n20通，n2通， Q 100mV。 正因為p2支路是弱通的，于是F就不可能等于0，而是處于某一低電平，約100mV左右，故存在著靜態(tài)功耗。當A = 1時，n1管導通，FGnd

21、，使得n10管導通，QGnd，同時p2管導通，QVdd，然而，這時n20管是否導通，取決于F之值，不管F 0.5Vdd，還是F 0.5Vdd，最終平衡時，n20是截止的，F=0.5Vdd, 這時，p1管處于弱導通狀態(tài)，Q100 mV.49故在A = 1時，各管狀態(tài)表示如下：p1弱通，n10通，n1通, Q 100mV。p2通，n20截止，n2截止，Q=Vdd ?？傊?， A = 0，Q = 0100mV,Q100mV， A = 1， Q=Vdd ，Q= 0100mV由此可見，從節(jié)點A和A到輸出Q和Q，從功能上看，它是一對互補的CMOS反相器。提供反相器與同相兩種功能。 Q = A Q = A12

22、.5.1 DSL電路的工作原理(續(xù)50DSL電路優(yōu)點；1)輸出節(jié)點Q和Q已經同交叉反響節(jié)點F和F隔開，輸出負載電容CL沒有直接加到反響節(jié)點上，轉換速度可以提高。2)由于p1管與p2管是處于“弱通通的轉換方式，故轉換快3)n1管與n2管的最高漏源電壓Vds 0.5Vdd，因而n1管與n2管內穿透可能性降低。這樣，在設計與制造時，不僅可以用短溝道器件，而且溝道可以做得更短，全部NMOS管用更小的值來做，從而可以提高速度。缺點：1有靜態(tài)功耗。2輸出低電平VoL不等于0。12.5.1 DSL電路的工作原理(續(xù)5112.5.2 DSL電路的實用 在實用時，DSL電路做了一些更改，如下圖。1)輸入信號A和

23、A改為電流控制邏輯，即把控制變量改為傳輸變量。這樣，有利于鏈接兩支邏輯樹，而DSL電路本身僅提供交叉耦合的NP負載。2)輸出改為漏極開路的NMOS管n1與n2，使輸出連接有更廣泛的適應性。圖 12.235212.5.2 DSL電路的實用續(xù)假設把CVSL全加器電路中的差分邏輯樹移植到DSL電路去，就可以實現DSL全加器。我們把總和樹的S和S接在DSL電路的電流控制輸入端上，就可得到DSL總和電路。把進位樹的和C0接在DSL電路的電流控制輸入端上，就可得DSL進位電路。在DSL電路的邏輯開路處，可以獲得S，S，C0，C0的CMOS邏輯。如以下圖所示。圖12.2453 但是，這兩支樹需用信號A, A

24、，B, B，C, C等各項，為此又可設計一種DSL電路來加強驅動能力，如下圖。圖 12.2512.5.2 DSL電路的實用續(xù)54N+lH$eAW7tP1mI&gBX9vQ2oK*hDZawS4pL)jE#cyU5rN+kG$ezV7tO0mI%fBX8uQ2nJ*hCYawR3pL(iE#bxT5qM-kF!dzU6sO+lH%eAW8tP1nI&gCX9vR2oK(hDZbwS4qM)jF!cyU6rN+lG$eAV7tP0mI&fBX9uQ2oJ*hDYawS3pL)iE#cxT5rM-kG!dzV6sO0lH%fAW8uP1nJ&gCY9vR3pK(iEZbxT4qM-jF!dyU6sN

25、+lH$eAW7tP1mI&gBX9vQ2oK*hDZawS4pL)jE#cyT5rN-kG$dzV7sO0mH%fBW8uQ2nJ*hCYawR3pL(iE#bxT5qM-kF!dzU6sO+lH%eAW8tP1nI&gCX9vR2oK(hDZbwS4qL)jF#cyU5rN+kG$ezV7tO0mI&fBX9uQ2oJ*hDYawS3pL)iE#cxT5rM-kG!dzV6sO0lH%fAW8uP1nJ&gCY9vR3oK(iDZbxS4qM)jF!cyU6rN+lH$eAW7tP1mI&gBX9vQ2oK*hDZawS4pL)jE#cyT5rN-kG$dzV7sO0mH%fBW8uQ1n

26、J*gCYavR3pK(iEZbxT4qM-kF!dzU6sO+lH%eAW8tP1nI&gCX9vR2oK(hDZbwS4qL)jF#cyU5rN+kG$ezV7tO0mI%fBX8uQ2nJ*hCYawR3pL(iE#cxT5rM-kG!dzV6sO0lH%fAW8uP1nJ&gCY9vR3oK(iDZbxS4qM)jF!cyU6rN+lG$eAV7tP0mI&fBX9uQ2oJ*hDZawS4pL)jE#cyT5rN-kG$dzV7sO0mH%fBW8uQ1nJ*gCYavR3pK(iEZbxT4qM-jF!dyU6sN+lH$eAW7tP1mI&gCX9vR2oK(hDZbwS4qL)

27、jF#cyU5rN+kG$ezV7tO0mI%fBX8uQ2nJ*hCYawR3pL(iE#bxT5qM-kF!dzU6sO+lH%eAW8uP1nJ&gCY9vR3oK(iDZbxS4qM)jF!cyU6rN+lG$eAV7tP0mI&fBX9uQ2oJ*hDYawS3pL)iE#cxT5rM-kG!dzV7sO0mH%fBW8uQ1nJ*gCYavR3pK(iEZbxT4qM-jF!dyU6sN+lH$eAW7tP1mI&gBX9vQ2oK*hDZawS4pL)jE#cyT5rN+kG$ezV7tO0mI%fBX8uQ2nJ*hCYawR3pL(iE#bxT5qM-kF!dzU6sO+lH

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