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文檔簡介
1、數(shù)字邏輯-復習材料第一章緒論知識點1:編碼、無權代碼、有權代碼知識點2:數(shù)制、進制變換知識點3:定點數(shù)、浮點數(shù)知識點4:模擬信號、數(shù)字信號、模擬電路、數(shù)字電路一、 選擇題1、以下代碼中為無權碼的為( CD )。 A、8421BCD碼 B、5421BCD碼 C、余三碼 D、格雷碼2、一位十六進制數(shù)可以用( C )位二進制數(shù)來表示。A、 B、 C、 D、163、十進制數(shù)25用8421BCD碼表示為( B )。A、10 101 B、0010 0101 C、100101 D、101014、在一個8位的存儲單元中,能夠存儲的最大無符號整數(shù)是( CD )。A、(256)10 B、(127)10 C、(FF
2、)16 D、(255)105、常用的BCD碼有( CD )。A、奇偶校驗碼 B、格雷碼 C、8421碼 D、余三碼6、與模擬電路相比,數(shù)字電路主要的優(yōu)點有( BCD )。A、容易設計 B、通用性強 C、保密性好 D、抗干擾能力強二、 判斷題(正確打,錯誤的打×) 1、數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài),二者無大小之分。( ) 2、格雷碼具有任何相鄰碼只有一位碼元不同的特性。( )3、八進制數(shù)(18)8比十進制數(shù)(18)10小。( × )4、在時間和幅度上都離散的信號是數(shù)字信號,語音信號不是數(shù)字信號。( )三、 填空題1、 數(shù)字信號的特點是在 幅度 上和 時間 上都是
3、離散,其高電平和低電平常用 1 和 0 來表示。2、 分析數(shù)字電路的主要工具是 邏輯代數(shù) ,數(shù)字電路又稱作 邏輯電路 。3、 常用的BCD碼有 8421BCD碼 、2421BCD碼、5421BCD碼、余三碼等。常用的可靠性代碼有格雷碼、奇偶校驗碼等。 4、 (10110010.1011)2=( 262.54 )8=( B2.B )165、 ( 35.4)8 =(11101.1 )2 =(29.5)10=(1D.8)16=(0010 100.0101)8421BCD6、 (39.75 )10=(100111.11)2=(47.6)8=(27.C)167、 ( 5E.C)16=(1011110.1
4、1)2=(136.6)8=(94.75)10= (1001 0100.0111 0101)8421BCD8、 ( 0111 1000)8421BCD =(1001110)2=(116)8=(78)10=(4E)1629第二章邏輯代數(shù)基礎知識點1:邏輯函數(shù)、邏輯函數(shù)的六種表示方式知識點2:基本的邏輯運算(與、或、非、與非、或非、與或非、異或)、邏輯運算規(guī)則知識點3:三個定理:代入定理、反演定理、對偶定理知識點4:邏輯函數(shù)兩種標準形式、邏輯函數(shù)的變換(與非與非、或非或非、與或非式)知識點5:邏輯函數(shù)的公式法化簡、卡若圖表示和卡諾圖法化簡、具有無關項的卡諾圖化簡一、選擇題1、當邏輯函數(shù)有n個變量時,
5、共有( D )個變量取值組合。A、n B、2n C、n2 D、2n2、邏輯函數(shù)的表示方法中具有唯一性的是( AD )。A 、真值表 B、表達式 C、邏輯圖 D、卡諾圖3、( AC )。A、 B、 C、 D、4、求一個邏輯函數(shù)F的對偶式,可將F中的( ACD )。A 、“·”換成“+”,“+”換成“·” B、原變量換成反變量,反變量換成原變量C、變量不變D、常數(shù)中“0”換成“1”,“1”換成“0”E、常數(shù)不變5、在何種輸入情況下,“與非”運算的結果是邏輯0。 ( D )A、全部輸入是0 B、任一輸入是0 C、僅一輸入是0 D、全部輸入是16、在何種輸入情況下,“或非”運算的結
6、果是邏輯0。 ( BCD )A、全部輸入是0 B、全部輸入是1 C、任一輸入為0,其他輸入為1 D、任一輸入為1二、判斷題(正確打,錯誤的打×)1、 邏輯變量的取值,比大。( × )。2、 異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。( )。3、若兩個函數(shù)具有相同的真值表,則兩個邏輯函數(shù)必然相等。( )。4、因為邏輯表達式A+B+AB=A+B成立,所以AB=0成立。( × )5、若兩個函數(shù)具有不同的邏輯函數(shù)式,則兩個邏輯函數(shù)必然不相等。( × )6、邏輯函數(shù)已是最簡與或表達式。( × )7、對邏輯函數(shù)利用代入規(guī)則,令A=BC代入,得成立。(
7、5; )三、填空題1、邏輯代數(shù)又稱為布爾代數(shù)。最基本的邏輯關系有 與 、或、 非 三種。常用的幾種導出的邏輯運算為 或非 、或非 、與或非 、 同或 、 異或 。2、邏輯函數(shù)的常用表示方法有 邏輯表達 、 真值表 、 邏輯圖 。3、邏輯代數(shù)的三個重要規(guī)則是 代入規(guī)則 、對偶規(guī)則 、 反演規(guī)則 。4、邏輯函數(shù)的反函數(shù)。5、邏輯函數(shù)F=A(B+C)·1的對偶函數(shù)是 FD=A+BC+0 。6、添加項公式的對偶式為。7、邏輯函數(shù) 0 。8、已知函數(shù)的對偶式為,則它的原函數(shù)為 。四、分析與計算題1、已知邏輯函數(shù)(1)求該邏輯函數(shù)的反演函數(shù)、對偶函數(shù)(2)求該邏輯函數(shù)的最大項表達式、最小項表達式
8、(3)求該邏輯函數(shù)的與非-與非表達式、或非-或非表達式、與或非式解:(1)反演函數(shù)F=(A+B+C+D)(A+C+D)(A+C) 對偶函數(shù)FD=(A+B+C+D)(A+C+D)(A+C)(2)最大項表達式F=(A+B+C+D)(A+C+D)(A+C) 最小項表達式F=ABCD+ACD+AC(3)與非與非F=(F)=(A+B+C+D)(A+C+D)(A+C) 或非或非FD=(A+B+C+D)(A+C+D)(A+C)=( (A+B+C+D)(A+C+D)(A+C) F=(FD)D 與或非F=(F)=(A+B+C+D)(A+C+D)(A+C)2、對下列邏輯函數(shù)的進行化簡:(1)(2)(3)解:(1)
9、=AB+AB(C+C)+BC+(A+A)BC =AB+ABC+ABC+BC+ABC+ABC =(AB+ABC)+(BC+ABC)+(ABC+ABC) =AB+BC+AC (2) CD =m0+m2+m4+m6+m8+d10+d11+d12+d13+d14+d15F=(ABCD+ABCD+ABCD+ABCD)+(ABCD+ABCD)+(ABCD+ABCD+ABCD+ABCD)=CD+ABD+CD(3) 解:第三章邏輯門電路知識點1:半導體元器件的開關特性知識點2:OC門、OD門、三態(tài)門知識點3:TTL數(shù)字集成電路的各種系列及其特性知識點4:CMOS數(shù)字集成電路的各種系列及其特性知識點5:TTL電
10、路與CMOS電路的連接一、選擇題1、三態(tài)門輸出高阻狀態(tài)時,( ABD )是正確的說法。A、用電壓表測量指針不動 B、相當于懸空 C、電壓不高不低 D、測量電阻指針不動2、以下電路中常用于總線應用的有( A )。A、TSL門 B、OC門 C、漏極開路門 D、CMOS與非門3、三極管作為開關使用時,要提高開關速度,可( ACD )。A、降低飽和深度 B、增加飽和深度 C、采用有源泄放回路 D、采用抗飽和三極管4、CMOS數(shù)字集成電路與TTL數(shù)字集成電路相比突出的優(yōu)點是( ACD )。A、微功耗 B、高速度 C、高抗干擾能力 D、電源范圍寬5、與CT4000系列相對應的國際通用標準型號為( B )。
11、A、CT74S肖特基系列 B、CT74LS低功耗肖特基系列C、CT74L低功耗系列 D、CT74H高速系列二、判斷題(正確打,錯誤的打×)1、TTL與非門的多余輸入端可以接固定高電平。( )2、 當TTL與非門的輸入端懸空時相當于輸入為邏輯1。( )3、三態(tài)門的三種狀態(tài)分別為:高電平、低電平、不高不低的電壓。( × )三、填空題1、集電極開路門的英文縮寫為OC門,工作時必須外加 電源 和 負載 。2、OC門稱為 集電極開路門 門,多個OC門輸出端并聯(lián)到一起可實現(xiàn) 線與 功能。3、國產(chǎn)TTL電路 CT4000相當于國際SN54/74LS系列,其中LS表示低功耗肖特基 。四、分
12、析與計算題1、分析下列兩個電路圖(a)、(b)的邏輯功能。 2、在下圖所示的電路中,已知G1、G2、G3為OD輸出的與非門74LS03,輸出高電平時的漏電流最大值為IOH(MAX)=5A,輸出低電平為VOL(MAX)=0.33V時允許的最大負載電流為IOL(MAX)=5.2mA。負載門G4、G5、G6為74LS00,它的高電平輸入電流最大值IIH(MAX)和低電平輸入電流最大值IIL(MAX)均為1A。若VDD=5V,要求VOH4.4V、VOL0.33V,試求RL取值的允許范圍。(P96)解:據(jù)有: 又據(jù) 故允許的取值范圍為28.6k>>0.90k3、在下圖所示的電路中,已知G1、
13、G2為OC門,輸出管截止時的漏電路為IOH=200A,輸出管導通時允許的最大負載電流為I OL(MAX)= 16mA。G3、G4、G5為74系列的與非門,它們的低電平輸入電流為I IL= -1mA時,高電平輸入電流為IIH=40A。若VCC=5V,要求OC門輸出的高電平VOH3.0V、VOL0.4V,試求電路中的外接負載電阻RL選定合適的阻值。(P133)解:據(jù)有:又據(jù)選定的值應在2.63k與0.35k之間,故取=1k第四章組合邏輯電路知識點1:小規(guī)模組合邏輯電路的分析與設計方法知識點2:常用的中規(guī)模集成器件及其主要的集成電路芯片型號:編碼器、譯碼器、數(shù)據(jù)選擇器知識點3:用中規(guī)模集成器件實現(xiàn)組
14、合邏輯電路的設計(編碼器、譯碼器、數(shù)據(jù)選擇器)知識點4:CMOS數(shù)字集成電路的各種系列及其特性知識點5:競爭冒險的概念、判斷方法、消除方法一、選擇題1、下列表達式中不存在競爭冒險的有( CD )。A、 B、 C、 D、 2、若在編碼器中有50個編碼對象,則要求輸出二進制代碼位數(shù)為( B )位。A、5 B、6 C、10 D、503、一個16選1的數(shù)據(jù)選擇器,其地址輸入(選擇控制輸入)端有( C )個。A、1 B、2 C、4 D、164、下列各函數(shù)等式中無冒險現(xiàn)象的函數(shù)式有( D )。A、 B、 C、 D、 E、5、函數(shù),當變量的取值為( ACD )時,將出現(xiàn)冒險現(xiàn)象。A、B=C=1 B、B=C=
15、0 C、A=1,C=0 D、A=0,B=06、四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達式為Y=( A )。A、 B、 C、 D、 7、一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有( E )個。A、1 B、2 C、3 D、4 E、88、在下列邏輯電路中,不是組合邏輯電路的有( D )。A、譯碼器 B、編碼器 C、全加器 D、寄存器9、八路數(shù)據(jù)分配器,其地址輸入端有( C )個。A、1 B、2 C、3 D、4 E、810、組合邏輯電路消除競爭冒險的方法有( AB )。A、修改邏輯設計 B、在輸出端接入濾波電容C、后級加緩沖電路 D、屏蔽輸入信號的尖峰干擾11、用3線-8線譯碼器7
16、4LS138實現(xiàn)原碼輸出的8路數(shù)據(jù)分配器,應( ABC )。A、 =1, =D,=0 B、=1,=D,=DC、=1,=0,=D D、=D,=0,=012、以下電路中,加以適當輔助門電路,( AB )適于實現(xiàn)單輸出組合邏輯電路。A、二進制譯碼器 B、數(shù)據(jù)選擇器 C、數(shù)值比較器 D、七段顯示譯碼器13、用四選一數(shù)據(jù)選擇器實現(xiàn)函數(shù),應使( A )。A、D0=D2=0,D1=D3=1 B、D0=D2=1,D1=D3=0C、D0=D1=0,D2=D3=1 D、D0=D1=1,D2=D3=014、用3線-8譯碼器74LS138和輔助門電路實現(xiàn)邏輯函數(shù),應( AB )。A、用與非門, B、用與門, C、用或
17、門, D、用或門,二、判斷題(正確打,錯誤的打×)1、優(yōu)先編碼器的編碼信號是相互排斥的,不允許多個編碼信號同時有效。( × )2、編碼與譯碼是互逆的過程。( )3、液晶顯示器的優(yōu)點是功耗極小、工作電壓低。( )4、液晶顯示器可以在完全黑暗的工作環(huán)境中使用。( × )5、共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅動。( )6、用數(shù)據(jù)選擇器可實現(xiàn)時序邏輯電路。( × )7、組合邏輯電路中產(chǎn)生競爭冒險的主要原因是輸入信號受到尖峰干擾。( × )三、填空題1、消除竟爭冒險的方法有 修改邏輯設計(增加多余項) 、 接入濾波電容
18、 、 加選通脈沖 等。四、分析與設計題1、分析下圖所示的組合邏輯電路的邏輯功能:(1)寫出該電路的邏輯函數(shù)表達式、并化為最簡的與或式(2)寫出該電路的真值表,并所名該電路的邏輯功能圖(a)圖(b)解:(1)邏輯函數(shù)表達式最簡的與或式:Y=A'B'C'+A'B+B'=A'B+B'=A'+B'(2)真值表: 電路的邏輯功能: 電路的輸出Y只與輸入A、B有關,而 與輸入C無關。Y和A、B的邏輯關系為: A、B中只要一個為0,Y=1;A、B全為 1時,Y=0。所以Y和A、B的邏輯關系 為與非運算的關系。2、用與非門設計一個樓上、樓
19、下開關的控制邏輯電路來控制樓梯上的路燈,使之在上樓前,用樓下開關打開電燈,上樓后,用樓上開關關滅電燈;或者在下樓前,用樓上開關打開電燈,下樓后,用樓下開關關滅電燈。(1)列出該電路的真值表、并寫出該電路的邏輯函數(shù)表達式(2)將(1)中所獲得的邏輯函數(shù)表達式進行化簡,并做邏輯函數(shù)的變換(3)判斷你所得到的電路是否存在競爭冒險2. 解:(1)設樓上開關為A,樓下開關為B,燈泡為Y。并設A、B閉合時為1,斷開時為0;燈亮時Y為1,燈滅時Y為0。根據(jù)邏輯要求列出真值表。邏輯表達式: (已為最簡與或表達式)(2) 用與非門實現(xiàn):3、設1 和0 是數(shù)據(jù)選擇器的控制端,0、1、2 是數(shù)據(jù)輸入端,為輸出端,試
20、設計一個具有表 2-1 功能的數(shù)據(jù)選擇器。并用給出的門電路實現(xiàn)該邏輯電路。 (1) 數(shù)據(jù)輸入端0、1 、2 和控制端1、0 分別接邏輯開關,輸出接邏輯電平顯示端口。改變控制端和數(shù)據(jù)端的邏輯電平,記錄的邏輯狀態(tài)。驗證其是否滿足表 2-1 的邏輯功能。(2) 2 接一個1kHz的脈沖信號,0、1 為低電平,改變控制端的邏輯電平,用示波器觀察并記錄 端的波形。4、試用4選1數(shù)據(jù)選擇器實現(xiàn)交通信號燈等監(jiān)視電路。每一組信號燈均由紅、黃、綠三盞燈組成。正常工作情況下,任何時刻必有一盞燈點亮,而且只允許有一盞燈點亮;而當出現(xiàn)其他五種燈亮情況時,電路發(fā)生故障,這時要求發(fā)出故障信號,以提醒維修人員前去維修。5、
21、試用3線-4線譯碼器74LS138和門電路實現(xiàn)如下多輸出邏輯函數(shù)。第五章集成觸發(fā)器知識點1:基本RS觸發(fā)器知識點2:時序邏輯電路的電路圖、狀態(tài)表、狀態(tài)方程、狀態(tài)轉移圖、次態(tài)卡諾圖表示方法知識點3:同步RS、同步D、同步JK、同步T觸發(fā)器的電路原理、特征方程、狀態(tài)轉移表知識點4:不同觸發(fā)器之間的相互轉換知識點5:主從RS觸發(fā)器、主從JK觸發(fā)器的特點、特征方程、狀態(tài)轉移表知識點6:維持-阻塞D觸發(fā)器、邊沿JK觸發(fā)器的特點、特征方程、狀態(tài)轉移表一、選擇題1、N個觸發(fā)器可以構成能寄存( B )位二進制數(shù)碼的寄存器。A、N-1 B、N C、N+1 D、2N2、在下列觸發(fā)器中,有約束條件的是( C )。A
22、、主從JK觸發(fā)器 B、主從D觸發(fā)器 C、同步RS觸發(fā)器 D、邊沿D觸發(fā)器3、一個觸發(fā)器可記錄一位二進制代碼,它有( C )個穩(wěn)態(tài)。A、0 B、1 C、2 D、3 E、44、存儲8位二進制信息要( D )個觸發(fā)器。A、2 B、3 C、4 D、85、對于T觸發(fā)器,若現(xiàn)態(tài)Qn=0,欲使次態(tài)Qn+1=1,應使輸入T=( BD )。A、0 B、1 C、 D、6、對于T觸發(fā)器,若現(xiàn)態(tài)Qn=1,欲使次態(tài)Qn+1=1,應使輸入T=( AD )。A、0 B、1 C、 D、7、對于D觸發(fā)器,欲使Qn+1=Qn,應使輸入D=( C )。A、0 B、1 C、 D、8、對于JK觸發(fā)器,若J=K,則可完成( C )觸發(fā)器
23、的邏輯功能。A、RS B、D C、T D、9、欲使JK觸發(fā)器按Qn+1=Qn工作,可使JK觸發(fā)器的輸入端( ABDE )。A、J=K=0 B、J=Q,K= C、J=,K=Q D、J=Q,K=0 E、J=0,K=10、欲使JK觸發(fā)器按Qn+1=工作,可使JK觸發(fā)器的輸入端( ACDE )。A、J=K=1 B、J=Q,K= C、J=,K=Q D、J=Q,K=1 E、J=1,K=Q11、欲使JK觸發(fā)器按Qn+1=0工作,可使JK觸發(fā)器的輸入端( BCD )。A、J=K=1 B、J=Q,K=Q C、J=Q,K=1 D、J=0,K=1 E、J=K=112、欲使JK觸發(fā)器按Qn+1=1工作,可使JK觸發(fā)器
24、的輸入端( BCE )。A、J=K=1 B、J=1,K=0 C、J=K= D、J=K=0 E、J=,K=013、欲使D觸發(fā)器按Qn+1=工作,應使輸入D=( D )。A、0 B、1 C、Q D、14、下列觸發(fā)器中,克服了空翻現(xiàn)象的有( ABD )。A、邊沿D觸發(fā)器 B、主從RS觸發(fā)器 C、同步RS觸發(fā)器 D、主從JK觸發(fā)器15、下列觸發(fā)器中,沒有約束條件的是( D )。A、基本RS觸發(fā)器 B、主從RS觸發(fā)器 C、同步RS觸發(fā)器 D、邊沿D觸發(fā)器16、描述觸發(fā)器的邏輯功能的方法有( ABCD )。A、狀態(tài)轉換真值表 B、特性方程 C、狀態(tài)轉換圖 D、狀態(tài)轉換卡諾圖17、為實現(xiàn)將JK觸發(fā)器轉換為D
25、觸發(fā)器,應使( A )。A、J=D,K= B、K=D,J= C、J=K=D D、J=K=18、邊沿式D觸發(fā)器是一種( C )穩(wěn)態(tài)電路。A、無 B、單 C、雙 D、多二、判斷題(正確打,錯誤的打×)1、D觸發(fā)器的特性方程為Qn+1=D,與Qn無關,所以它沒有記憶功能。( × )2、RS觸發(fā)器的約束條件RS=0表示不允許出現(xiàn)R=S=1的輸入。( )3、同步觸發(fā)器存在空翻現(xiàn)象,而邊沿觸發(fā)器和主從觸發(fā)器克服了空翻。( )4、主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。( )5、若要實現(xiàn)一個可暫停的一位二進制計數(shù)器,控制信號A=0計數(shù),A=1保持,可選用T觸發(fā)器
26、,且令T=A。( × )6、由兩個TTL或非門構成的基本RS觸發(fā)器,當R=S=0時,觸發(fā)器的狀態(tài)為不定。( × )7、對邊沿JK觸發(fā)器,在CLK為高電平期間,當J=K=1時,狀態(tài)會翻轉一次。( × )三、填空題1、觸發(fā)器有 2 個穩(wěn)態(tài),存儲8位二進制信息要 8 個觸發(fā)器。2、一個基本RS觸發(fā)器在正常工作時,它的約束條件是+=1,則它不允許輸入= 0 且= 0 的信號。3、觸發(fā)器有兩個互補的輸出端、,定義觸發(fā)器的1狀態(tài)為=1、=0,0狀態(tài)為=0、=1,可見觸發(fā)器的狀態(tài)指的是 Q 端的狀態(tài)。4、一個同步正常工作時,不允許輸入R+S=1的信號,因此它的約束條件是 R
27、39;S'=0 。5、在一個CLK脈沖作用下,引起觸發(fā)器兩次或多次翻轉的現(xiàn)象稱為觸發(fā)器的 空翻 ,觸發(fā)方式為 主從 式或 邊沿 式的觸發(fā)器不會出現(xiàn)這種現(xiàn)象。四、分析與設計題1、分析下圖所示的時序邏輯電路圖的邏輯功能。(1)寫出該電路的狀態(tài)轉移表(2)寫出該電路的狀態(tài)轉移方程(3)畫出該電路的狀態(tài)轉移圖 四1.(1)電路的狀態(tài)轉移表:(2)電路的狀態(tài)轉移方程: 將S=JQn、R=KQn代入鐘控RS觸發(fā)器的特性方程,得鐘控JK觸發(fā)器的特性方程:JK=1×/ (CLK=1期間有效)×0/(3)電路的狀態(tài)轉移圖:0×/10 ×1/ 時序圖第六章時序邏輯電
28、路知識點1:同步時序邏輯電路、異步時序邏輯電路的分析(驅動方程、時鐘方程、輸出函數(shù)、狀態(tài)方程、狀態(tài)轉移表、狀態(tài)轉移)知識點2:同步時序邏輯電路(原始狀態(tài)轉移表、狀態(tài)轉移圖、狀態(tài)化簡、狀態(tài)方程)、簡單的異步時序邏輯電路(時鐘方程的選擇、狀態(tài)表化簡、狀態(tài)方程)的設計。特別注意加、減、可逆計數(shù)器的設計方法。知識點3:寄存器和移位寄存器、常用的計數(shù)器、任意進制計數(shù)器的構成方法知識點4:順序脈沖信號、序列脈沖信號的產(chǎn)生方法一、選擇題1、同步計數(shù)器和異步計數(shù)器比較,同步計數(shù)器的顯著優(yōu)點是( A )。A、工作速度高 B、觸發(fā)器利用率高 C、電路簡單 D、不受時鐘CLK控制。2、把一個五進制計數(shù)器與一個四進制
29、計數(shù)器串聯(lián)可得到( D )進制計數(shù)器。A、4 B、5 C、9 D、203、下列邏輯電路中為時序邏輯電路的是( C )。A、變量譯碼器 B、加法器 C、數(shù)碼寄存器 D、數(shù)據(jù)選擇器4、N個觸發(fā)器可以構成最大計數(shù)長度(進制數(shù))為( D )的計數(shù)器。A、N B、2N C、N2 D、2N5、N個觸發(fā)器可以構成能寄存( B )位二進制數(shù)碼的寄存器。A、N-1 B、N C、N+1 D、2N6、五個D觸發(fā)器構成環(huán)形計數(shù)器,其計數(shù)長度為( A )。A、5 B、10 C、25 D、327、同步時序電路和異步時序電路比較,其差異在于后者( B )。A、沒有觸發(fā)器 B、沒有統(tǒng)一的時鐘脈沖控制C、沒有穩(wěn)定狀態(tài) D、輸出
30、只與內(nèi)部狀態(tài)有關8、欲設計0,1,2,3,4,5,6,7這幾個數(shù)的計數(shù)器,如果設計合理,采用同步二進制計數(shù)器,最少應使用( B )級觸發(fā)器。A、2 B、3 C、4 D、89、用二進制異步計數(shù)器從0做加法,計到十進制數(shù)178,則最少需要( D )個觸發(fā)器。A、2 B、6 C、7 D、8 E、1010、若用JK觸發(fā)器來實現(xiàn)特性方程為,則JK端的方程為( AB )。A、J=AB,K= B、J=AB,K= C、J=,K=AB D、J=,K=AB11、若要設計一個脈沖序列為1101001110的序列脈沖發(fā)生器,應選用( C )個觸發(fā)器。A、2 B、3 C、4 D、10二、判斷題(正確打,錯誤的打
31、5;)1、同步時序電路由組合電路和存儲器兩部分組成。( )2、組合電路不含有記憶功能的器件。( )3、同步時序電路具有統(tǒng)一的時鐘CLK控制。( )4、異步時序電路的各級觸發(fā)器類型不同。( × )5、環(huán)形計數(shù)器在每個時鐘脈沖CLK作用時,僅有一位觸發(fā)器發(fā)生狀態(tài)更新。( × )6、環(huán)形計數(shù)器如果不作自啟動修改,則總有孤立狀態(tài)存在。( )7、計數(shù)器的模是指構成計數(shù)器的觸發(fā)器的個數(shù)。( × )8、D觸發(fā)器的特征方程Qn+1=D,而與Qn無關,所以,D觸發(fā)器不是時序電路。( × )9、在同步時序電路的設計中,若最簡狀態(tài)表中的狀態(tài)數(shù)為2N,而又是用N級觸發(fā)器來實現(xiàn)其
32、電路,則不需檢查電路的自啟動性。( )10、把一個5進制計數(shù)器與一個10進制計數(shù)器串聯(lián)可得到15進制計數(shù)器。( × )三、填空題1、寄存器按照功能不同可分為兩類: 移位 寄存器和 數(shù)碼 寄存器。2、數(shù)字電路按照是否有記憶功能通??煞譃閮深悾航M合邏輯電路 、 時序邏輯電路 。3、由四位移位寄存器構成的順序脈沖發(fā)生器可產(chǎn)生 4 個順序脈沖。4、時序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時鐘控制分為 同步 時序電路和 異步 時序電路。四、分析與設計題1、分析下圖所示的邏輯電路圖,說明該電路的邏輯功能。要求:(1)寫出該電路的驅動方程、輸出函數(shù)(2)寫出該電路的狀態(tài)轉移方程(3)列出該電路的狀態(tài)轉
33、移表、狀態(tài)轉移圖(4)說明該電路的邏輯功能圖(a)圖(b)解:(a)圖:(1)輸出函數(shù): 驅動方程: (2)T觸發(fā)器的特性方程:將各觸發(fā)器的驅動方程代入,即得電路的狀態(tài)方程:(3) 狀態(tài)表: 狀態(tài)圖: (4) 邏輯功能:由狀態(tài)圖可以看出,當輸入X 0時,在時鐘脈沖CLK的作用下,電路的4個狀態(tài)按遞增規(guī)律循環(huán)變化,即:0001101100 當X1時,在時鐘脈沖CLK的作用下,電路的4個狀態(tài)按遞減規(guī)律循環(huán)變化,即:0011100100 可見,該電路既具有遞增計數(shù)功能,又具有遞減計數(shù)功能,是一個2位二進制同步可逆計數(shù)器。b圖:(1)異步時序電路,時鐘方程:電路沒有單獨的輸出,為穆爾型時序電路。 驅動
34、方程: (2)D觸發(fā)器的特性方程:將各觸發(fā)器的驅動方程代入,即得電路的狀態(tài)方程:(3) 狀態(tài)表: 狀態(tài)圖:(4)邏輯功能:由狀態(tài)圖可以看出,在時鐘脈沖CLK的作用下,電路的8個狀態(tài)按遞減規(guī)律循環(huán)變化,即:000111110101100011010001000電路具有遞減計數(shù)功能,是一個3位二進制異步減法計數(shù)器。2、設計一個按自然態(tài)序變化的7進制同步加法計數(shù)器,計數(shù)規(guī)則為逢7進1,產(chǎn)生一個進位輸出。2. 解:原始狀態(tài)圖如題圖所示:狀態(tài)化簡:已經(jīng)最簡。狀態(tài)分配:已是二進制狀態(tài)。 因需用3位二進制代碼,選用3個CLK下降沿觸發(fā)的JK觸發(fā)器,分別用FF0、FF1、FF2表示。 由于要求采用同步方案,故
35、時鐘方程為: 輸出函數(shù)Y:狀態(tài)方程:電路圖:檢查電路是否可自啟動:將無效狀態(tài)111代入狀態(tài)方程計算:可見111的次態(tài)為有效狀態(tài)000,電路能夠自啟動3、設計一個串行數(shù)據(jù)檢測電路,當連續(xù)輸入3個或3個以上1時,電路的輸出為1,其它情況下輸出為0。例如:輸入X101100111011110輸入Y000000001000110解:建立原始狀態(tài)圖:設電路開始處于初始狀態(tài)為S0。第一次輸入1時,由狀態(tài)S0轉入狀態(tài)S1,并輸出0;若繼續(xù)輸入1,由狀態(tài)S1轉入狀態(tài)S2,并輸出0;如果仍接著輸入1,由狀態(tài)S2轉入狀態(tài)S3,并輸出1;此后若繼續(xù)輸入1,電路仍停留在狀態(tài)S3,并輸出1。 電路無論處在什么狀態(tài),只要
36、輸入0,都 應回到初始狀態(tài),并輸出0,以便重新計數(shù)。狀態(tài)化簡 狀態(tài)分配S0=00S1=01S2=10選觸發(fā)器,求時鐘、輸出、狀態(tài)、驅動方程選用2個CLK下降沿觸發(fā)的JK觸發(fā)器,分別用FF0、FF1表示。采用同步方案,即取:輸出函數(shù):狀態(tài)方程: (1)式 (2)式 (3)式(1) (2)(3)式比較,得驅動方程:電路圖檢查電路能否自啟動 將無效狀態(tài)11代入輸出函數(shù)和狀態(tài)方程計算:電路能夠自啟動。4、設計一個按自然態(tài)序變化的7進制同步加法計數(shù)器,計數(shù)規(guī)則為逢7進1,產(chǎn)生一個進位輸出。5、試設計一個8421BCD編碼的異步十進制減法計數(shù)器,并要求所設計的電路能具有自啟動特性。(P331)6、試用兩片
37、同步十進制計數(shù)器74160接成二十九進制計數(shù)器。整體置數(shù)(同步)7、用帶反饋邏輯電路的3位移位寄存器,產(chǎn)生00010111這樣一組的序列信號。(P313)第七章半導體存儲器知識點1:ROM、RAM的結構、組成、工作原理知識點2:ROM和RAM存儲容量的擴展(位擴展法、字擴展法)知識點3:用ROM實現(xiàn)組合邏輯電路的設計一、選擇題1、一個容量為1K×8的存儲器有( BD )個存儲單元。A、8 B、8K C、8000 D、81922、要構成容量為4K×8的RAM,需要( D )片容量為256×4的RAM。A、2 B、4 C、8 D、323、尋址容量為16K×8
38、的RAM需要( C )根地址線。A、4 B、8 C、14 D、16 E、16K4、若RAM的地址碼有8位,行、列地址譯碼器的輸入端都為4個,則它們的輸出線(即字線加位線)共有( C )條。A、8 B、16 C、32 D、2565、某存儲器具有8根地址線和8根雙向數(shù)據(jù)線,則該存儲器的容量為( C )。A、8×3 B、8K×8 C、256×8 D、256×2566、隨機存取存儲器具有( A )功能。A、讀/寫 B、無讀/寫 C、只讀 D、只寫7、欲將容量為128×1的RAM擴展為1024×8,則需要控制各片選端的輔助譯碼器的輸出端數(shù)為(
39、D )。A、1 B、2 C、3 D、88、欲將容量為256×1的RAM擴展為1024×8,則需要控制各片選端的輔助譯碼器的輸入端數(shù)為( B )。A、4 B、2 C、3 D、89、只讀存儲器ROM在運行時具有( A )功能。A、讀/無寫 B、無讀/寫 C、讀/寫 D、無讀/無寫10、只讀存儲器ROM中的內(nèi)容,當電源斷掉后又接通,存儲器中的內(nèi)容( D )。A、全部改變 B、全部為0 C、不可預料 D、保持不變11、隨機存取存儲器RAM中的內(nèi)容,當電源斷掉后又接通,存儲器中的內(nèi)容( C )。A、全部改變 B、全部為1 C、不確定 D、保持不變12、用若干RAM實現(xiàn)位擴展時,其方法
40、是將( ACD )相應地并聯(lián)在一起。A、地址線 B、數(shù)據(jù)線 C、片選信號線 D、讀/寫線13、PROM的與陳列(地址譯碼器)是( B )。A、全譯碼可編程陣列 B、全譯碼不可編程陣列 C、非全譯碼可編程陣列 D、非全譯碼不可編程陣列二、判斷題(正確打,錯誤的打×)1、實際中,常以字數(shù)和位數(shù)的乘積表示存儲容量。( )2、RAM由若干位存儲單元組成,每個存儲單元可存放一位二進制信息。( )3、用2片容量為16K×8的RAM構成容量為32K×8的RAM是位擴展。( × )4、RAM中的信息,當電源斷掉后又接通,則原存的信息不會改變。( × )5、存儲器字數(shù)的擴展可以利用外加譯碼器控制數(shù)個芯片的片選輸入端來實現(xiàn)。( )6、PROM的或陣列(存儲矩陣)是可編程陣列。( )7、ROM的每個與項(地址譯碼器的輸出)都一定是最小項。( )三、填空題1、存儲器的 存儲容量 和 存取時間 是反映系統(tǒng)性能的兩個重要指標。四、分析與設計題1、用1024×1的RAM接成1024
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