暨南大學(xué) 數(shù)電

1、A （記住數(shù)據(jù)選擇器的輸出邏輯表達(dá)式P189）5.用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)Y=*耳應(yīng)使A.Dq=D 1 = 0, D 1 = D. = 1A.Dq=D 1 = 0, D 1 = D. = 1B. Dq=D-）=1 D二口3二0DDq=D| = 1D= D= 0A. S=R=0B. S=R=1C.D0二D=0 D、=D=1B （存儲(chǔ)電路必不可少P260）.時(shí)序電路中不可缺少的局部為。A.組合電路B.記憶電路C.同步時(shí)鐘信號(hào)D.組合電路和記憶電路B （低電平有效，S/R與課本稍微不同）.與非門構(gòu)成的基本RS觸發(fā)器如圖1-3所示，欲使該觸發(fā)器保持現(xiàn)態(tài)，即0H1=。那么輸入信號(hào)應(yīng)為C. S=l, R

2、=0 D. S=0, R=19.由與非門構(gòu)成的基本RS觸發(fā)器的輸入端為R、S,那么其約束條件為 A RS=0B R+S=lC RS=1D R+S=0C （靜態(tài)Ram）12.下面器件中,是易失性存儲(chǔ)器。A. FLASH B. EPROM C.DRAM D. PROM反演定理（代入定理、反演定理、對(duì)偶定理）.布爾代數(shù)的基本規(guī)那么有代入規(guī)那么,和對(duì)偶規(guī)那么。邏輯變量個(gè)數(shù).用卡諾圖法化簡(jiǎn)邏輯函數(shù)比布爾代數(shù)法更容易得到最簡(jiǎn)的邏輯函數(shù)表達(dá)式,缺點(diǎn)是受一定的限制。4.組合邏輯電路在結(jié)構(gòu)上不存在輸出到輸入的且電路的輸出與輸入狀態(tài)無(wú)關(guān)。反應(yīng)通路，過(guò)去/原來(lái)組合邏輯電路的分析9、根據(jù)組合邏輯電路圖，找出其輸入與輸

3、出關(guān)系，確定在什么樣的輸入取值組合下，對(duì)應(yīng)的輸出為1,這種過(guò)程稱為 o4、TTL與非門的多余腳懸空等效于（1 ）A、1 B、0 C、Vcc D、Vee5、一片四位二進(jìn)制譯碼器，它的輸出函數(shù)有（D ）A、1 個(gè) B、8 個(gè) C、10 個(gè) D、16 個(gè)8、一塊數(shù)據(jù)選擇罌有三個(gè)地址輸入端，那么它的數(shù)據(jù)輸入端應(yīng)有（C ）Ax 3 B 6 C、8 D、19、一個(gè)T觸發(fā)器，在T=1時(shí)，來(lái)一個(gè)時(shí)鐘脈沖后，那么觸發(fā)器（D ）A、保持原態(tài) B、置0 C、置1 D、翻轉(zhuǎn)10、n級(jí)觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器，其有效循環(huán)的狀態(tài)數(shù)據(jù)為（A ）A、n 個(gè) B、2n 個(gè) C、2n.i 個(gè) D、2n 個(gè)11、ROM電路由地址譯碼

4、器和存儲(chǔ)體構(gòu)成，假設(shè)譯碼器有十個(gè)地址輸入線，那么最多可有（C ）個(gè)字A、10 B、102 C、210 D、10412、靜態(tài)RAM記憶信息，主要是依靠（B ）A、節(jié)點(diǎn)電容的存貯B、交又耦合觸發(fā)器C、固定的結(jié)構(gòu)D、輸入電阻15、十進(jìn)制數(shù)7的余3碼是（A ）A 1010A 1010B. 1001C、 110016、時(shí)序邏輯電路的一般結(jié)構(gòu)山組合電路與（DA、全加器 B、選擇器C、譯碼器D、 0110）組成。D、存儲(chǔ)電路17、一個(gè)n變量的邏輯函數(shù)應(yīng)該有（C ）個(gè)最小項(xiàng)。A、2n B、n2 C、2n D、2n-lC、J=l, K=X D、J=0, K=X輸入變量ABCD的取值組合為（C ）與該時(shí)刻的輸入信

5、號(hào)和電路原來(lái)的狀態(tài)均有關(guān)系 僅取決于該時(shí)刻的輸入信號(hào)僅取決于該電路原來(lái)的狀態(tài)取決于該時(shí)刻的輸出信號(hào)A、一個(gè)時(shí)鐘脈沖期間,觸發(fā)器沒(méi)有翻轉(zhuǎn)B、一個(gè)時(shí)鐘脈沖期間,觸發(fā)器只翻轉(zhuǎn)一次C、一個(gè)時(shí)鐘脈沖期間,觸發(fā)器發(fā)生屢次翻轉(zhuǎn)D、每來(lái)兩個(gè)時(shí)鐘脈沖,觸發(fā)器才翻轉(zhuǎn)一次21、以下電路中能夠把串行數(shù)據(jù)變成并行數(shù)據(jù)的是（C ）A、JK觸發(fā)器 B、3/8線譯碼器 C、移位寄存器 D、十進(jìn)制計(jì)數(shù)器22、在同步方式下，JK觸發(fā)器的現(xiàn)態(tài)= 0,要使=1,那么應(yīng)使（ C ）A、尸K=0B、 J=0, K=123、右圖所示邏輯圖輸出為“1”時(shí), A、 000001011110111124、時(shí)序邏輯電路任一時(shí)刻的輸出信25、觸發(fā)器

6、的空翻現(xiàn)象是指9、根據(jù)組合邏輯電路圖，找出其輸入與輸出關(guān)系，確定在什么樣的輸入取值組合下，對(duì)應(yīng)的輸出為1,這種過(guò)程稱為 o組合邏輯分析12、數(shù)據(jù)選擇器是一種 多路 輸入，單路輸出的邏輯構(gòu)件。4、用卡諾圖法化簡(jiǎn)邏輯函數(shù)比布爾代數(shù)法更容易得到最簡(jiǎn)的邏輯函數(shù)表達(dá)式，缺點(diǎn) 是在函數(shù)的輸入邏輯變量較多時(shí)受一定的限制。1、說(shuō)出SRAM和DRAM的區(qū)別解：DRAM表示動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，其基本存儲(chǔ)單元是一個(gè)晶體管和一個(gè)電容器， 是一種以電荷形式進(jìn)行存儲(chǔ)的半導(dǎo)體存儲(chǔ)器，充滿電荷的電容器代表邏輯“空”的 電容器代表邏輯“0”。數(shù)據(jù)存儲(chǔ)在電容器中，電容存儲(chǔ)的電荷一般是會(huì)慢慢泄漏的，因 此內(nèi)存需要不時(shí)地刷新。電容需

7、要電流進(jìn)行充電，而電流充電的過(guò)程也是需要一定時(shí)間 的，一般是0.20.18微秒（由于內(nèi)存工作環(huán)境所限制，不可能無(wú)限制的提高電流的強(qiáng)度）, 在這個(gè)充電的過(guò)程中內(nèi)存是不能被訪問(wèn)的。DRAM擁有更高的密度，常常用于PC中的 主存儲(chǔ)器。SRAM是靜態(tài)的，存儲(chǔ)單元由4個(gè)晶體管和兩個(gè)電阻器構(gòu)成，只要供電它就會(huì)保持 一個(gè)值，沒(méi)有刷新周期，因此SRAM比DRAM要快。SRAM常常用于高速緩沖存儲(chǔ)11、用與非門設(shè)計(jì)四變量的多數(shù)表決電路。當(dāng)輸入變量A、B、C、D有3個(gè)或3個(gè)以 上為1時(shí)輸出為1,輸入為其他狀態(tài)時(shí)輸出為0o12、某汽車駕馭員培訓(xùn)班進(jìn)行結(jié)業(yè)考試，有三名評(píng)判員，其中A為主評(píng)判員，B、C為副評(píng)判員。在評(píng)判時(shí)按照少數(shù)服從多數(shù)的原那么，但假設(shè)主評(píng)判員認(rèn)為合格，亦可通過(guò)。試r用與非門構(gòu)成的邏輯電路實(shí)現(xiàn)此評(píng)判規(guī)定。13、某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有二臺(tái)發(fā)電機(jī)M和N, M發(fā)電 機(jī)的發(fā)電能力是N發(fā)電機(jī)的二倍，如果一個(gè)車間開(kāi)工，啟動(dòng)N發(fā)電機(jī)就可滿足要求； 如果二個(gè)車間開(kāi)工應(yīng)啟動(dòng)M發(fā)電機(jī)才能滿足要求；如果三個(gè)車間均開(kāi)工，那么M、N發(fā) 電機(jī)均要啟動(dòng)，試用與非門