CMOS邏輯門電路基本原理

1、CMOS邏輯門電路原理圖1、mos管分為兩種類型：N型和P型。如下圖所示：以N型管為例，2端為控制端，稱為“柵極”；3端通常接地，稱為“源極”；源極電壓記作Vss,1端接正電壓，稱為“漏極”，漏極電壓記作VDD。要使1端與3端導(dǎo)通，柵極2上要加高電平。對P型管，柵極、源極、漏極分別為5端、4端、6端。要使4端與6端導(dǎo)通，柵極5要加低電平。在CMOS工藝制成的邏輯器件或單片機(jī)中，N型管與P型管往往是成對出現(xiàn)的。同時(shí)出現(xiàn)的這兩個(gè)CMOS管，任何時(shí)候，只要一只導(dǎo)通，另一只則不導(dǎo)通（即“截止”或“關(guān)斷”），所以稱為“互補(bǔ)型CMOS管”。2、CMOS邏輯電平高速CMOS電路的電源電壓VDD通常為+5V；

2、Vss接地，是0V。高電平視為邏輯“1”，電平值范圍為：VDD的65%VDD（或者VDD-1.5VVDD）低電平視作邏輯“0”，要求不超過VDD的35%或01.5V。+1.5V+3.5V應(yīng)看作不確定電平。在硬件設(shè)計(jì)中要避免出現(xiàn)不確定電平。近年來，隨著亞微米技術(shù)的發(fā)展，單片機(jī)的電源呈下降趨勢。低電源電壓有助于降低功耗。VDD為3.3V的CMOS器件已大量使用。在便攜式應(yīng)用中，VDD為2.7V，甚至1.8V的單片機(jī)也已經(jīng)出現(xiàn)。將來電源電壓還會(huì)繼續(xù)下降，降到0.9V，但低于VDD的35%的電平視為邏輯“0”，高于VDD的65%的電平視為邏輯“1”的規(guī)律任然是適用的。3、非門非門（反向器）是最簡單的門

3、電路，由一對CMOS管組成。其工作原理如下：A端為高電平時(shí)，P型管截止，N型管導(dǎo)通，輸出端C的電平與Vss保持一致，C端輸出低電平;A端為低電平時(shí)，P型管導(dǎo)通，N型管截止，輸出端C的電平與VDD保持一致，C端輸出高電平。4、與非門與非門工作原理：1、A、B輸入均為低電平時(shí)，1、2管導(dǎo)通，3、4管截止，C端電壓與VDD一致，輸出高電平。2、A輸入高電平，B輸入低電平時(shí)，1、3管導(dǎo)通，2、4管截止，C端電位與1管的漏極保持一致，輸出高電平。3、A輸入低電平，B輸入高電平時(shí)，情況與類似，亦輸出高電平。4、A、 B輸入均為高電平時(shí)，1、2管截止，3、4管導(dǎo)通，C端電壓與地一致，輸出低電平。5、或非門或

4、非門工作原理：1、A、B輸入均為低電平時(shí)，1、2管導(dǎo)通，3、4管截止，C端電壓與VDD一致，輸出高電平。2、A輸入高電平，B輸入低電平時(shí)，1、4管導(dǎo)通，2、3管截止，C端輸出低電平。3、A輸入低電平，B輸入高電平時(shí)，情況與類似，亦輸出低電平。4、A、B輸入均為高電平時(shí)，1、2管截止，3、4管導(dǎo)通，C端電壓與地一致，輸出低電平。注：將上述“與非”門、“或非”門邏輯符號的輸出端的小圓圈去掉，就成了“與”門、“或”門的邏輯符號。而實(shí)現(xiàn)“與”、“或”功能的電路圖則必須在輸出端加上一個(gè)反向器，即加上一對CMOS管，因此，“與”門實(shí)際上比“與非”門復(fù)雜，延遲時(shí)間也長些，這一點(diǎn)在電路設(shè)計(jì)中要注意。6、三態(tài)門

5、三態(tài)門的工作原理：當(dāng)控制端C為“1”時(shí)，N型管3導(dǎo)通，同時(shí)，C端電平通過反向器成為低電平，使P型管4導(dǎo)通，輸入端A的電平狀況可以通過3、4管到達(dá)輸出端B。當(dāng)控制端C為“0”時(shí)，3、4管都截止，輸入端A的電平狀況無法到達(dá)輸出端B,輸出端B呈現(xiàn)出高電阻的狀態(tài)，稱為“高阻態(tài)”。這個(gè)器件也稱作“帶控制的傳輸門”。 帶有一定驅(qū)動(dòng)能力的三態(tài)門也稱作“緩沖器”，邏輯符號是一樣的。注：從CMOS等效電路或者真值表、邏輯表達(dá)式都可以看出，把“0”和“1”換個(gè)位置，“與非”門就變成了“或非”門。對于“1”有效的信號時(shí)“與非”關(guān)系，對于“0”有效的信號時(shí)“或非”關(guān)系。上述圖中畫的邏輯器件符號均是正邏輯下的輸入、輸出關(guān)系，即對“1”（高電平）有效而言。而單片機(jī)中的多數(shù)控制信號是按照負(fù)有效（低電平有效）定義的。例如片選信號CS(Chip Select)，指該信號為“0”時(shí)具有字符標(biāo)明的意義，即該信號為“0”表示該芯片被選中。因此，“或非”門的邏輯符號也就可以畫成下圖7、組合邏輯電路“與非”門、“或非