FPGA入門培訓(xùn)教材(共46張)(PPT 46頁)

1、FPGA入門培訓(xùn)蘇州智匯譜電子科技2015.07.23第1頁，共46頁。大綱一、應(yīng)用背景與廠商二、器件的基本結(jié)構(gòu)三、工程實(shí)例四、約束與分析第2頁，共46頁。一、FPGA的應(yīng)用背景（1）產(chǎn)品開發(fā) 機(jī)頂盒、醫(yī)療儀器、車載電子儀器 （2）系統(tǒng)與IP的原型驗(yàn)證 手機(jī)芯片的原型實(shí)現(xiàn) 第3頁，共46頁。FPGA主要廠商及產(chǎn)品中高端: Xilinx & Altera分布占有48%與41%的市場(chǎng)份額 中低端：Lattice & Microsemi第4頁，共46頁。第5頁，共46頁。圖 UltraScale架構(gòu)-業(yè)界首款A(yù)SIC級(jí)All Programmable架構(gòu)，是行業(yè)首次在全面可編程的架構(gòu)中應(yīng)用尖端的AS

2、IC技術(shù)，致力于從根本上滿足人們對(duì)數(shù)百Gbps的系統(tǒng)性能、全線速下的智能處理能力以及高速浮點(diǎn)運(yùn)算水平的需求。第6頁，共46頁。UltraScale架構(gòu)能夠從布線、時(shí)鐘、關(guān)鍵路徑及電源等四方面解決影響先進(jìn)節(jié)點(diǎn)芯片性能方面的最大瓶頸問題互連第7頁，共46頁。第8頁，共46頁。Lattice 資深產(chǎn)品暨企業(yè)行銷總監(jiān)Brent Przybus表示，網(wǎng)通、工業(yè)控制、監(jiān)控系統(tǒng)等應(yīng)用正掀起分布式計(jì)算的風(fēng)潮，低功耗、小尺寸FPGA市場(chǎng)后市可期。有鑒于此，為迎合市場(chǎng)趨勢(shì)要求，降低耗電量、縮小體積及縮減成本將為Lattice于2013年側(cè)重的三大FPGA產(chǎn)品策略第9頁，共46頁。自收購Actel后，Microse

3、mi的Flash FPGA在FPGA市場(chǎng)走向主流。其SmartFusion2產(chǎn)品系列具有最高標(biāo)準(zhǔn)的安全性、帶有實(shí)時(shí)嵌入式處理器的即時(shí)運(yùn)作特性，以及具有SEU免疫能力的無與倫比的高可靠性和擴(kuò)展溫度范圍支持，已經(jīng)用于電信、工業(yè)、安防和國防市場(chǎng)中眾多客戶系統(tǒng)中第10頁，共46頁。FPGA業(yè)界的后起之秀Achronix（亞克尼斯）以其凌厲的市場(chǎng)攻勢(shì)。Speedster22i FPGA采用英特爾領(lǐng)先的22納米3D Tri-Gate晶體管技術(shù)，其功耗是競(jìng)爭對(duì)手同類器件的一半，是業(yè)內(nèi)唯一內(nèi)嵌10/40/100G以太網(wǎng)MAC、100Gbps Interlaken、PCI Express Gen1/2/3和2.

4、133 Gbps DDR3控制器硬核的FPGA器件。第11頁，共46頁。技術(shù)發(fā)展趨勢(shì)第12頁，共46頁。二、器件的基本結(jié)構(gòu)Altera 的FPGA Xilinx 的FPGA或其他公司的FPGA 一般的結(jié)構(gòu)都是由一些CLB 或類似稱為LE 的宏單元組成其內(nèi)的component一般是查找表LUT 時(shí)序單元 如寄存器外加一些如進(jìn)位鏈等先進(jìn)的結(jié)構(gòu)第13頁，共46頁。每個(gè)CLB包含4個(gè)相似的Slice 4個(gè)Slice 按照如上圖的陣列排布每個(gè)Slice都與一個(gè)開關(guān)矩陣緊密相接以便連到通用布線陣列GRM 在CLB中還有內(nèi)部的快速的互聯(lián)線保證4個(gè)slice 之間快速的互聯(lián)第14頁，共46頁。第15頁，共46

5、頁。第16頁，共46頁。第17頁，共46頁。每個(gè)乘法器塊緊靠著Block RAM 共用4個(gè)開關(guān)矩陣第18頁，共46頁。第19頁，共46頁。第20頁，共46頁。第21頁，共46頁。第22頁，共46頁。第23頁，共46頁。第24頁，共46頁。第25頁，共46頁。三、工程實(shí)例第26頁，共46頁。第27頁，共46頁。第28頁，共46頁。第29頁，共46頁。# STEP#0: define output directory area.Set outputDir ./Tutorial_Created_Data/bft_outputfile mkdir $outputDir# STEP#1: setup d

6、esign sources and constraintsread_vhdl -library bftLib glob ./Sources/hdl/bftLib/*.vhdl read_vhdl ./Sources/hdl/bft.vhdlread_verilog glob ./Sources/hdl/*.v read_xdc ./Sources/bft_full_kintex7.xdc第30頁，共46頁。# STEP#2: run synthesis, report utilization and timing synth_design -top bft -part xc7k70tfbg48

7、4-2 write_checkpoint -force $outputDir/post_synth report_timing_summary -file $outputDir/post_synth_timing_summary.rpt report_power -file $outputDir/post_synth_power.rpt# STEP#3: run placement and logic optimzation, report utilization and timingestimates, write checkpoint designopt_designplace_desig

8、nphys_opt_designwrite_checkpoint -force $outputDir/post_placereport_timing_summary -file $outputDir/post_place_timing_summary.rpt第31頁，共46頁。# STEP#4: run router, report actual utilization and timing, write checkpoint design,run drc, write verilog and xdc outroute_designwrite_checkpoint -force $output

9、Dir/post_routereport_timing_summary -file $outputDir/post_route_timing_summary.rptreport_timing -sort_by group -max_paths 100 -path_type summary -file$outputDir/post_route_timing.rptreport_clock_utilization -file $outputDir/clock_util.rptreport_utilization -file $outputDir/post_route_util.rptreport_

10、power -file $outputDir/post_route_power.rptreport_drc -file $outputDir/post_imp_drc.rptwrite_verilog -force $outputDir/bft_impl_netlist.vwrite_xdc -no_fixed_only -force $outputDir/bft_impl.xdc第32頁，共46頁。# STEP#5: generate a bitstreamwrite_bitstream -force $outputDir/bft.bit第33頁，共46頁。四、約束與分析管腳約束時(shí)序約束位置約束第34頁，共46頁。第35頁，共46頁。第36頁，共46頁。 Path from Input Port to Internal Sequential Cell Internal Path from Sequential Cell to Sequential Cell Path from Internal Sequential Cell to