集成電路經典必讀1DICE單元

1、亞微米CMO的翻轉加固存儲器設計T. Calinl, M. Nicolaidisl, R. Velazco2摘要一種新的設計技術被提出用于對輻照誘發(fā)的單粒子翻轉不敏感的存儲元件。這種技術適合于實現(xiàn)在高密度 ASIC和使用亞微米CMO皴術的靜態(tài)RAM1、引言在空間應用中使用的大多數(shù) LSI電路是使用CMOS：藝制造的。 這是由于它們的一般特 性：高集成度，低功耗和高抗噪聲性。在空間輻射環(huán)境中工作的 CMOS IC經受三種主要的瞬態(tài)輻射效應：單粒子閉鎖，由于累積輻照量和單粒子翻轉引起的性能退化。輻射誘導的硅CMOSfe路中的瞬態(tài)效應基本上是導致電流直接電離的電荷收集和傳輸現(xiàn)象11.收集的電荷可能在

2、短時間間隔內不經意地改變內部節(jié)點電壓電路。這些瞬變可以改變數(shù)字和模擬電路中的MOS!體管的電性能。結果，它們可能導致存儲在存儲器單元中的信息的丟失，隨后系統(tǒng)異常運行和永久電路損壞。使用一些現(xiàn)有的商用 CMO蔽術（仞0口， bulk-epi工藝）可以將閉鎖和總輻照劑量效應 降低到可接受的水平2。單粒子翻轉（SEU反應輻射誘發(fā)的危害，這在航天應用中是最難避免的，特別是在高 密度亞微米CMOS IC中。實驗結果表明，在能夠產生翻轉的敏感節(jié)點處收集的臨界電荷隨 特征尺寸的平方減小。這種依賴性對于諸如雙極，CMOS肺,CMOS / SOI或GaAs的各種技術是類似的。為了確保其對于亞微米 CMO蔽術的有

3、效性，現(xiàn)有的SEU加固設計技術（例 如，電阻或電容加固）引起性能的不可接受的降級。系統(tǒng)級設計加固解決方案也可用于實現(xiàn)翻轉容忍。對于實例，用于錯誤檢測和校正（EDAC的編碼技術可以用于高容量存儲器陣列5 - 7。專用EDACM理器周期性地“擦除”整個存儲器以校正所有單字節(jié)錯誤。EDAC處理器對相同存儲器字的兩次連續(xù)存取之間的時間間隔定義了最大錯誤延遲時間。 可以采用當前電流監(jiān)測技術用于縮減檢以減少時間關鍵應用 中的錯誤等待時間7。這些解決方案允許使用高密度 CMO&LSI電路內置的抗干擾性特性。 包括存儲單元復制和多數(shù)表決的三重模塊冗余（TMR技術可以順序地應用于觸發(fā)器和寄存器隨機邏輯。然而，這

4、些 SEU加固方法增加了系統(tǒng)級開銷和功耗。此外，對于其中一些，錯 誤容忍可能因此而喪失隨著錯誤延遲。實際上，容忍第一翻轉，但是在第二翻轉的后續(xù)發(fā)生之前，受影響的元件可能不被恢復的狀態(tài)，因此系統(tǒng)易受相關雙重錯誤的影響。可以開發(fā)電路級別的設計加固技術以實現(xiàn)對翻轉的免疫。它們可以避免系統(tǒng)設計加固解決方案的錯誤延遲和性能損失。這些技術基于存儲鎖存器復制和使用-恢復反饋電路8- 11,其比TMRt路更多地起作用并且導致更低的延遲。它們可以代表在亞微米CMOS設計中實現(xiàn)翻轉免疫的可行的替代方案。不幸的是，基于鎖存器復制和反饋的翻轉免疫存儲單元具有幾個缺點，使得它們不適用于高密度電路架構：高面積開銷，高功率

5、耗散（由于 使用NMO和/或PMOSE相器，具有固有的高泄漏電流）和臨界比例晶體管尺寸，以實現(xiàn)翻 轉免疫。在本文中，我們提出一種稱為雙聯(lián)互鎖存儲單元（DICE）的新型存儲單元設計，實現(xiàn)了翻轉免疫，避免了前面提到的缺點。 所提出的單元對晶體管尺寸沒有特別的限制，因此它沒有證明對比例設計的總輻照劑量的高靈敏度。與用于CMO靜態(tài)RAMI元和順序邏輯元件（鎖存器，觸發(fā)器，寄存器等）的其它邏輯設計加固技術相比，其具有較低的面積開銷。新的單元適合于替代在 CMOWSIC中的邏輯塊內分布的鎖存器和觸發(fā)器， 以使它們容忍 干擾。它也可以用于實現(xiàn) SE加固的靜態(tài)RAM用于實現(xiàn)可靠的 SEU抗擾性優(yōu)于復制存儲器

6、單元的尺寸的成本的應用，這部分 RAM存儲容量。2、翻轉免疫存儲單元設計邏輯/電路級設計加固技術確保對單個節(jié)點翻轉的抗擾性，而不僅僅是相對于其他SEU容忍的相對改善，像（電阻或電容）設計加固技術。它們還具有與標準 CMO蔽術完全兼容 的主要優(yōu)點。電路級加固存儲單元的通用框圖如圖1所示。Fig- 1. Principle of the logic design hardened storage cell兩個基本概念用于使用常規(guī) CMOS：藝設計SEUL疫存儲單元。首先，存儲器電路中的 冗余在SEU之后維持未損壞數(shù)據的源。這通過使用存儲相同數(shù)據的兩個特別設計的鎖存部分L1和L2來獲得。 第二，未損

7、壞部分中的數(shù)據提供特定的“狀態(tài)恢復”反饋以恢復損壞 的數(shù)據。在圖1中，每個鎖存部分的差分輸出OA OB連接到相對的雙鎖存部分的差分反饋輸入IA,舊。先前發(fā)表的實現(xiàn)上述原理的邏輯 /電路加固存儲單元設計組合用于翻轉加固的三種主要 技術：使用用于 L1或/和L2實現(xiàn)的NMO峨PMOSt余鎖存器，使用單晶體管反饋環(huán)路以獲 得狀態(tài)-相關的有源反饋電路以及使用比例反相器來避免瞬態(tài)脈沖傳播。這些技術在圖28的翻轉免疫存儲單元中簡要示出。包含PMO縱鎖存器P3 . P8的6晶體管電路P5 .P8被添加到標準6晶體管CMO赤儲單元。從鎖存器可以在寫訪問周期結束時通過主單元寫 入。當不活動時，時鐘信號 CK通過

8、將晶體管P5和P6的公共漏極端子連接到接地來驗證用 于冗余數(shù)據保持的從鎖存器的操作（即，當存儲器單元未被訪問時）。晶體管P3-P4動作作為到主存儲鎖存器的狀態(tài)恢復反饋電路。PMOS從鎖存器的使用避免了在其內部節(jié)點處產生負的翻轉脈沖，因為其僅具有VDD參考的反向偏置（即，敏感）漏極結。由在其一個節(jié)點處的粒子撞擊引起的正的翻轉脈沖不會恢復鎖存器的邏輯狀態(tài)，因為它阻塞了交叉耦合反饋電路白P PMOS!體管，從而節(jié)省了相對節(jié)點處的邏輯狀態(tài)。反饋回路晶體管P3-P4在發(fā)生翻轉瞬變時加強主存儲單元的邏輯狀態(tài)，并且不會傳播在從鎖存器上產生的正脈沖，從而確保對翻轉的免疫。由于相同的原因，主鎖存器中（即， P1

9、或P2晶體管的漏極上）的正向翻轉脈沖將不通 過晶體管P5-P6傳播到從鎖存器。如果晶體管P5和P6與P7和P8相比較弱，發(fā)生在晶體管 N1 . N4 的漏極上的負翻轉脈沖將不會傳播通過P5-P6晶體管以恢復從單元。對晶體管尺寸比的相應約束為了實現(xiàn)擾動免疫可以寫為W（P7fP8） W（P5.P6）這不僅必須確保電源電壓，溫度和統(tǒng)計過程參數(shù)的最壞情況變化，而且還確?？倓┝繉w管參數(shù)的影響。圖 2中的電路，由于使用 PMOSE相器鎖存器和時鐘線的高電流負載而 對存儲器單元增加顯著的功率耗散，因此影響單元存取時間。由于PMO辱口 NMO頷存器顯著增加功率耗散并引入降低的邏輯電平，所以在我們開發(fā)設計翻

10、轉加固中將不考慮它們的使用。還將避免使用比例反相器來避免翻轉脈沖傳播的技術，因為它們可能由于累積的總劑量效應逐漸地減弱抗擾性，擾亂傳播。翻轉加固單元設計將完全依賴于單個晶體管反饋回路，使用創(chuàng)新的鎖存架構。3、雙聯(lián)互鎖存儲單元使用新的4節(jié)點冗余結構的新的翻轉免疫存儲單元設計如圖3所示。 它采用兩個常規(guī)交叉耦合（水平）反相器鎖存結構 No-P1和N2-P3,通過雙向反饋（垂直）反相器 NI-P2和 N3-Po連接。 四個節(jié)點X 0 . X 3使用傳輸門用于寫入或讀取操作將數(shù)據存儲為同時訪問的兩對互補值 （即，1010或0101）。該結構動態(tài)地實現(xiàn)圖 1中的通用原理圖的原理。它依賴于雙節(jié)點反饋控制的

11、附加原理，以實現(xiàn)對擾動的免疫。這意味著該單元的四個節(jié)點中的每一個的邏輯狀態(tài)由位于相對對角線上的兩個相鄰節(jié) 點控制。每個對角線上的兩個節(jié)點不直接依賴于另一個，它們的狀態(tài)由另一個對角線的兩個節(jié)點控制。節(jié)點 Xi （i = 0 . 3）控制對角線上的兩個互補節(jié)點Xi- 1 ，和Xi + 1 ,這里下標被認為是模 4數(shù)。這通過使用通過 Ni- 1和Pi + 1晶體管的單晶體管，互補反饋控制連接來完成。在圖3中的示意圖中表示的反相器符號。實際上是P型或N型晶體管，如由相應的索引字母標記的。它們形成兩個相反的反饋環(huán)路，順時針P晶體管環(huán)路，P 0 . P3,以及逆時針N晶體管環(huán)路，N 3 . No 。如果我

12、們將邏輯狀態(tài) O視為x 0 -x 3 = 010 1,由晶體管No-P1和N2-P3形成的水平反相器環(huán)路導通，形成在它們的節(jié)點處存儲相同數(shù)據的 兩個鎖存器Xo-X1和X2-X3。垂直反相器的晶體管對 N1-P2和N3-Po被阻斷。它們執(zhí)行反饋 互鎖功能，將兩個水平鎖存器彼此隔離。對于邏輯狀態(tài)1 , x 0 . x 3 = 1O 1 0,并且垂直反相器對N 1 - P2.N 3-P 0導通，執(zhí)行鎖存功能。水平晶體管對No-P1, N2-P3被阻斷并執(zhí)行反饋互鎖功能，將兩個垂直鎖存器彼此隔離。Fig. 3. Principle of the dual inter ockcd storage cel

13、l在任意選擇的敏感節(jié)點Xi (i = Q . 3 )處的負翻轉脈沖將可能通過P晶體管反饋PI+ 1在節(jié)點Xi+1處引起正脈沖擾動。然而，它不能影響存儲在節(jié)點Xi-1處的相同邏輯狀態(tài)，因為反饋晶體管 N i-1將被節(jié)點X i處的負翻轉脈沖阻塞。在節(jié)點X i + 1 處的傳播的正擾動將不會進一步通過晶體管P1 + 2傳輸。 節(jié)點Xi-1 , Xi + 2因此被隔離并且保持它們的邏輯狀態(tài)不受影響。因此，邏輯改變僅在兩個節(jié)點X i , X i + 1被暫時地引發(fā)。由于通過晶體管Pi和Ni +1的其它兩個節(jié)點 Xi-1 , Xi+2確保的狀態(tài)增強反饋，在擾動瞬變之 后移除該擾動。可以對節(jié)點X i處的正瞬

14、態(tài)翻轉脈沖進行類似的分析。節(jié)點Xi處的正擾動將通過晶體管Ni-1影響節(jié)點X i-1 。節(jié)點X1 + 1 , , xi + 2將電容性地保存它們的狀態(tài)，并且將通過晶體管Ni和pi + 1在兩個擾動節(jié)點處恢復正確的邏輯狀態(tài)。DICE存儲單元的晶體管級示意圖如圖4所示。Fig. 4. The DICE Memory Cell應當注意，如果存儲相同邏輯狀態(tài)的單元（即，節(jié)點 X 0 - X2或節(jié)點X 1 -X 3 ）的兩 個同時敏感的節(jié)點可能由于單個粒子撞擊的影響而被翻轉，免疫力喪失并且單元翻轉。如果由同時敏感的節(jié)點對占據的晶體管漏極區(qū)域在單元的布局上隔開，則可以使該事件發(fā)生的概率非常低，使得不能在兩個

15、節(jié)點處同時收集臨界電荷量以使單元翻轉。這種分析正式表明，無論是在擾動節(jié)點收集的電荷，單元恢復其初始狀態(tài)。電模擬也用于說明這種情況。它們表明恢復過程非常快（遠小于1us）。這是因為恢復反饋功能嵌入在鎖存器結構中，而不需要添加過大的反饋晶體管。該反饋在存儲單元的空閑狀態(tài)和讀/寫操作期間都是有效的。通過雙節(jié)點反饋互連的附加金屬線布線僅將小的增加添加到單元節(jié)點電 容。它們對電路性能和恢復時間的影響的估計已經在SRAM1型上使用來自 AMS勺1.2um,兩個金屬線CMOS / epi工藝來進行。添加的金屬線對延遲的貢獻小于3%。圖5和圖6所示的spice模擬結果。示出了在 50mA|i幅，50Ps上升時

16、間和200Ps衰減時間的正和負三角 形翻轉脈沖的四個單元節(jié)點處的信號波形。在節(jié)點處注入的等效電荷為5pCo4、存儲陣列配置先前在圖4中描述和呈現(xiàn)的12晶體管DICE存儲器單元實現(xiàn)。與標準6晶體管靜態(tài)RAM 單元相比具有接近 loo %的面積開銷。它沒有靜態(tài)功耗，但是需要增加字線驅動能力，因此動態(tài)功耗的增加很小。需要額外的設計更改來適應字線布線，寫緩沖器驅動能力和列傳輸柵極寬度以滿足增加的負載要求。當在具有三個金屬層和堆疊觸點（如通常用于復雜亞微米設計的那些）的高互連密度技術中實現(xiàn)時，單元內添加的連接性將占據顯著較低的面積， 并且開銷可以降低接近70%。這通過保持最小并因此減小外部互連的面積來獲

17、得。這個成本數(shù)據是完全可接受的，以便獲得對翻轉的完全免疫。由于其在現(xiàn)有RA榔構中的簡單和可靠的實現(xiàn)，可以獲得顯著的成本節(jié)約。在存儲器列 中的兩個相鄰 CMOS5RAMB元標準，現(xiàn)有設計可以通過簡單地重新布線內部反饋互連而直接 轉換為DICE單元，而不改變晶體管尺寸。使用這種技術，我們在很短的時間內將嵌入式SRAM塊設計車t換為DICE單元結構。所獲得的存儲器陣列的動態(tài)性能不受改變的影響，條件是將使用至少雙電流能力來驅動DICE字線。使用在兩個預先存在的字線驅動器的面積約束內安裝的增強的字線驅動器，這是容易可行的。對于其他改變需要解碼器邏輯，以便將其尋址空間減半并且增強字線驅動器的驅動能力。一個

18、簡單可靠的解碼器已經開發(fā)了基于LSB地址輸入抑制的轉換算法。1Kx8 SRAM電路原型設計采用 1.2um雙金屬CMOS / epi技術。與單單元布局的面積比 較可以在圖7中看到。DICE單元面積為980d m2,所涉及的開銷為91%。原型已經加工， 將用不同能量的顆粒進行硬度評估測試。它還將使用高能量脈沖激光激發(fā)來激勵。5、DICE鎖存設計使用DICE存儲單元的緊湊鎖存器配置在圖8中示出。它可以用作邊沿觸發(fā)的觸發(fā)器電路中的主部分和從部分，允許優(yōu)化其工作速度，功耗和硅面積。鎖存電路使用弱反饋反相器N1-P1, N3-P3以減少動態(tài)功率耗散和開關速度降級，并且可以在應用中通過輸入和輸出 緩沖器互連?；蛘撸娍胤聪嗥骺捎糜谶M一步降低功耗。時鐘反相器鎖存器配置如圖9所示。Fig. & Transrnifiion gJite latch circuit using the DICE cellFig. F Clocked inverter 1 atch circuit using the DICE cell6、總結提出了一種新的翻轉免疫存儲單元設計