數(shù)字電子技術(shù)基礎(chǔ) 第8章 可編程邏輯器件資料

1、8.1 可編程邏輯(lu j)器件PLD概述8.2 可編程只讀存儲PROM和 可編程邏輯(lu j)陣列PLA8.3 可編程邏輯器件PAL和 通用邏輯陣列GAL第八章 可編程邏輯器件共六十三頁連接線與點增多(zn du)抗干擾下降傳統(tǒng)(chuntng)的邏輯系統(tǒng)，當規(guī)模增大時 （SSI MSI)焊點多，可靠性下降系統(tǒng)規(guī)模增加成本升高功耗增加占用空間擴大共六十三頁 從邏輯器件的功能和使用方法看，最初的邏輯器件全部采用標準通用片，后來發(fā)展到采用用戶片和現(xiàn)場片。 通用片的功能是器件廠制造時定死的，用戶只能拿來使用而不能改變其內(nèi)部功能。 通用片有門、觸發(fā)器、多路開關(guān)、加法器、寄存器、計數(shù)器、譯碼器等邏

2、輯器件和隨機讀寫存儲器件。 用戶片是完全按用戶要求設(shè)計的VLSI器件。它對用戶來講是優(yōu)化的，但是設(shè)計周期長，設(shè)計費用高，通用性低，銷售量少。用戶片一般稱為專用集成電路(ASIC)，但是它也向通用方向發(fā)展。 由于通用片和全用戶片的使用范圍有限，20世紀70年代以后陸續(xù)出現(xiàn)了用戶可在現(xiàn)場更改其內(nèi)容(功能)的現(xiàn)場片，如EPROM，F(xiàn)PLA，PAL，GAL，F(xiàn)PGA等一類可編程邏輯器件，通稱為PLD器件。它們規(guī)整通用，適合采用高集成度技術(shù)(jsh)，因此，在數(shù)字系統(tǒng)中得到了迅速的應(yīng)用。共六十三頁半定制(dn zh)標準單元（Standard Cell）門陣列（Gate Array）可編程邏輯(lu j

3、)器件（Programmable Logic Device，PLD） 近年來PLD從芯片密度、速度等方面發(fā)展迅速，已成為一個重要分支。專用集成電路（簡稱ASIC）Application Specific Integrated Circuit 系統(tǒng)放在一個芯片內(nèi)ASIC全定制（Full Custom Design IC)半定制（Semi-Custom Design IC）MAX7128S共六十三頁8.1 可編程邏輯(lu j)器件PLD概述8.2 可編程只讀存儲(cn ch)PROM和 可編程邏輯陣列PLA8.3 可編程邏輯器件PAL和 通用邏輯陣列GAL第八章 可編程邏輯器件共六十三頁PLD的

4、基本(jbn)結(jié)構(gòu)與門陣列(zhn li)或門陣列乘積項和項輸入電路輸入信號互補輸入輸出電路輸出函數(shù)反饋輸入信號 PLD是70年代發(fā)展起來的新型邏輯器件，是一種通用大規(guī)模集成電路，用于LSI和VLSI設(shè)計中，采用軟件和硬件相結(jié)合的方法設(shè)計所需功能的數(shù)字系統(tǒng)。相繼出現(xiàn)了ROM、PROM、PLA、PAL、GAL、EPLD和FPGA等，它們組成基本相似。共六十三頁可編程邏輯器件PLD的發(fā)展(fzhn)歷程70年代(nindi)80年代90年代PROM 和PLA 器件FPLA和PAL 器件GAL器件FPGA器件EPLD 器件CPLD器件內(nèi)嵌復(fù)雜功能模塊 的可編程 片上系統(tǒng) SoPC共六十三頁70年代初

5、期的PLD 主要是可編程只讀存儲器(PROM)和可編程邏輯(lu j)陣列(PLA)。在PROM中，與門陣列是固定的，或門陣列是可編程的；器件采用熔斷絲工藝，一次性編程使用。70年代末期的PLD 出現(xiàn)了可編程陣列邏輯(PAL)器件。在PAL器件中，與門陣列是可編程的，或門陣列是固定連接的，它有多種輸出和反饋結(jié)構(gòu)，為數(shù)字邏輯設(shè)計帶來了一定的靈活性。但PAL仍采用熔斷絲工藝，一次性編程使用。共六十三頁80年代中期的PLD 通用陣列邏輯(GAL)器件問世，并取代了PAL。GAL器件是在PAL器件基礎(chǔ)上發(fā)展起來的新一代器件。和PAL一樣，它的與門陣列是可編程的，或門陣列是固定的。但由于采用了高速電可擦

6、CMOS工藝，可以反復(fù)擦除和改寫，很適宜于樣機的研制。它具有CMOS低功耗特性(txng)，且速度可以與TTL可編程器件相比。特別是在結(jié)構(gòu)上采用了“輸出邏輯宏單元”電路，為用戶提供了邏輯設(shè)計和使用上的較大靈活性。80年代中后期的PLD 80年代后期問世的FPGA(現(xiàn)場可編程門陣列)器件，F(xiàn)PGA屬于較高密度的PLD器件。 FPGA的基本結(jié)構(gòu)有兩類：一類是在PAL基礎(chǔ)上加以改進和擴展形成的；另一類是邏輯單元型，邏輯單元之間是互聯(lián)陣列。這些資源可由用戶編程。共六十三頁90年代的SoPC System-on-a-Programmable-Chip，即可編程片上系統(tǒng)。 用可編程邏輯技術(shù)把整個系統(tǒng)放到一

7、塊硅片上，稱作SOPC。可編程片上系統(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC），即由單個芯片完成整個系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計(shj)方式，可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。 SOPC是PLD和ASIC技術(shù)融合的結(jié)果，被稱為“半導(dǎo)體產(chǎn)業(yè)的未來”。共六十三頁可編程邏輯(lu j)器件的分類按集成度(PLD)分類(fn li):根據(jù)有無寄存功能： 可編程組合邏輯器件 可編程時序邏輯器件按內(nèi)部電路組成： PLA（可編程邏輯陣列） PGA（可編程門陣列）按編程方式： 熔絲編程 光擦編程 電擦編程 在線編程共六十三頁（1）與固定

8、(gdng)、或編程：ROM和PROM（2）與或全編程：PLA（3）與編程、或固定(gdng)：PAL、GAL和HDPLD(高密度PLD）PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：PLDPROM-可編程存儲器PLA-可編程邏輯陣列PAL-可編程陣列邏輯GAL-通用可編程陣列邏輯FPGA-現(xiàn)場可編程門陣列ispLSI-在系統(tǒng)可編程大規(guī)模集成電路共六十三頁1.與固定(gdng)、或編程： 與陣列全固定，即全譯碼；ROM和PROM共六十三頁2.與、或全編程： 代表器件是PLA（Programmable Logic Array），下圖給出了PLA的陣列結(jié)構(gòu)，在PLD中，它的靈活性最高。由

9、于與或陣列均能編程的特點，在實現(xiàn)(shxin)函數(shù)時，只需形成所需的乘積項，使陣列規(guī)模比PROM小得多。共六十三頁3.與編程、或固定：代表(dibio)器件PAL（Programmable Array Logic） 和GAL（Generic Array Logic）。，這種結(jié)構(gòu)中，或陣列固定(gdng)若干個乘積項輸出，見下圖。共六十三頁PLD的性能(xngnng)特點采用PLD設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下(rxi)特點： 1.減小系統(tǒng)體積：單片PLD有很高的密度，可容納中小規(guī)模集成電路的幾倍到十幾倍。 2.增強邏輯設(shè)計的靈活性：使用PLD器件設(shè)計的系統(tǒng)，可以不受標準系列器件在邏輯功能上

10、的限制。 3.縮短設(shè)計周期：由于有可編程特性，用PLD設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短。共六十三頁 4.提高(t go)系統(tǒng)處理速度：用PLD與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設(shè)計，而且減少了級間延遲，提高了系統(tǒng)的處理速度。 7.系統(tǒng)具有加密功能：某些PLD器件(qjin)，如GAL或高密度可編程邏輯器件(qjin)本身具有加密功能。設(shè)計者在設(shè)計時選中加密項，可編程邏輯器件(qjin)就被加密，器件(qjin)的邏輯功能無法被讀出，有效地防止邏輯系統(tǒng)被抄襲。 5.降低系統(tǒng)成本：由于PLD集成度高，測試與裝配的量大大減少，避免了改變邏輯帶來的重

11、新設(shè)計和修改，有效地降低了成本。 6.提高系統(tǒng)的可靠性：用PLD器件設(shè)計的系統(tǒng)減少了芯片和印制板數(shù)量，增加了平均壽命, 減少相互間的連線，提高抗干擾能力，從而增加了系統(tǒng)的可靠性。共六十三頁PLD的邏輯符號表示(biosh)方法1.輸入緩沖器表示(biosh)方法AAA2.與門和或門的表示方法ABCDF1固定連接編程連接F1=ABCABCDF2F2=B+C+DPLD具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同共六十三頁下圖給出最簡單(jindn)的PROM電路圖，右圖是左圖的簡化形式。實現(xiàn)(shxin)的函數(shù)為：固定連接點（與）編程連接點（或）共六十三頁8.1 可編程邏輯器件(qjin)

12、PLD概述8.2 可編程只讀存儲(cn ch)PROM和 可編程邏輯陣列PLA8.3 可編程邏輯器件PAL和 通用邏輯陣列GAL第八章 可編程邏輯器件共六十三頁一、可編程只讀存儲器PROM PROM (Programmable Read-Only Memory)的結(jié)構(gòu)是與陣列固定、或陣列可編程的PLD器件，對于有大量輸入信號的PROM，比較適合作為存儲器來存放數(shù)據(jù)，它在計算機系統(tǒng)和數(shù)據(jù)自動控制等方面起著重要的作用。對于較少的輸入信號組成的與陣列固定、或陣列可編程的器件中，也可以很方便地實現(xiàn)任意組合邏輯函數(shù)。例1： 下圖是一個8（字線）4（數(shù)據(jù)(shj)）的存儲器數(shù)據(jù)(shj)陣列圖。共六十三頁

13、數(shù)據(jù)輸出端字線 如當?shù)刂反aA2A1A0000時，通過地址譯碼器，使字線P01，將字線P0上的存儲(cn ch)單元存儲(cn ch)的數(shù)據(jù)0000輸出，即D0D30000。共六十三頁例：用PROM實現(xiàn)(shxin)以下邏輯函數(shù)：解：1&1Y0Y1Y2ABC11&11ABCABCABCABC 對于(duy)大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項，造成浪費 共六十三頁例：試用適當容量的PROM實現(xiàn)(shxin)兩個兩位二進制數(shù)比較 的比較器。（1）兩個兩位二進制數(shù)分別為A1A0和B1B0，當A1A0大于B1B0時，F(xiàn)11，A1A0等于B1B0時，F(xiàn)21，A1A0小于B1B0時，F(xiàn)31，下表給出

14、了兩位二進制和比較(bjio)結(jié)果的輸入輸出對照表，共六十三頁 由此可寫出輸出邏輯(lu j)函數(shù)的最小項表達式為： F1m（4,8,9,12,13,14） F2m（0,5,10,15） F3m（1,2,3,6,7,11）（2）把A1A0和B1B0作為PROM的輸入信號，F(xiàn)1、F2和F3為或陣列(zhn li)的輸出，下圖是用PROM實現(xiàn)比較器的陣列(zhn li)圖。共六十三頁（3）選用(xunyng)PROM的容量為163位即可滿足要求。 F1m（4,8,9,12,13,14） F2m（0,5,10,15） F3m（1,2,3,6,7,11）共六十三頁例：試用(shyng)PROM實現(xiàn)4位

15、二進制碼到Gray碼的轉(zhuǎn)換。轉(zhuǎn)換(zhunhun)真值表與陣列或陣列A2A1A0A3D2D1D0D3共六十三頁 以PROM實現(xiàn)簡單(jindn)的組合邏輯電路函數(shù)是很方便的 一般的PROM輸入的地址線都較多，容量也較大，又由于PROM的與陣列固定，必須進行全譯碼，要產(chǎn)生(chnshng)全部的最小項。 實際上，大多數(shù)組合邏輯函數(shù)的最小項不超過40個，則使得PROM芯片的面積利用率不高，功耗增加。為解決這一問題，考慮與陣列也設(shè)計成可編程形式來實現(xiàn)組合邏輯，這就是可編程邏輯陣列PLA。共六十三頁二、可編程邏輯(lu j)陣列PLA可編程邏輯陣列PLA和PROM相比之下，有如下(rxi)特點：（二）

16、PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產(chǎn)生乘積項，從而減小了陣列的規(guī)模。（三）PROM實現(xiàn)的邏輯函數(shù)采用最小項表達式來描述；而用PLA實現(xiàn)邏輯函數(shù)時，運用簡化后的最簡與或式，即由與陣列構(gòu)成乘積項，根據(jù)邏輯函數(shù)由或陣列實現(xiàn)相應(yīng)乘積項的或運算。（四）在PLA中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項，因而，提高了陣列的利用率。（一）PROM是與陣列固定、或陣列可編程，而PLA是與和或陣列全可編程。共六十三頁PLA與 PROM的比較(bjio)共六十三頁例：用PLA實現(xiàn)邏輯(lu j)函數(shù)1&1Y0Y1Y2ABC11&11ABCABCABCABCABC共六十三頁例: 試用PLA實現(xiàn)四

17、位(s wi)自然二進制碼轉(zhuǎn)換成四位(s wi)格雷碼。（1）設(shè)四位自然二進制碼為B3B2B1B0，四位格雷碼為G3G2G1G0，其對應(yīng)(duyng)的真值表如下表所示。根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達式如下：共六十三頁（2）轉(zhuǎn)換器有四個輸入信號，化簡后需用到7個不同的乘積項，組成4 個輸出函數(shù)，故選用四輸入的74 PLA實現(xiàn)，下圖是四位自然(zrn)二進制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。 上圖僅用了七個乘積項，比PROM全譯碼少用9個，實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以(suy)用它來實現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較PROM有優(yōu)越之處。共六

18、十三頁例DCW1W2W3F1F2D2D1W4W7W9W10W5W6W8W11W12W14W15W13BAW0142共六十三頁72DCW1W2W3F1F2D2D1W4W5W7BAW6共六十三頁例：設(shè)計一個?？勺兊耐?tngb)遞增計數(shù)器。當控制信號X=0時為三進制計數(shù)，當X=1時為四進制計數(shù)。X控制(kngzh)輸入端Z1三進制進位輸出端Z2四進制進位輸出端經(jīng)設(shè)計得： PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。共六十三頁XXDCQQ0DCQQ1D0D1Z1Z2Q1Q1Q0Q0CP與陣列(zhn li)或陣列(zhn li)共六十三頁例

19、用組合(zh)PLA及維持阻塞D觸發(fā)器構(gòu)成同步十六進制加計數(shù)器。 解：見下圖Q3Q2Q1Q00000000101010100001100101111111011011100101110101001100001110110共六十三頁 狀態(tài)(zhungti)卡諾圖001011011101001010011001100110010000001011011111010101010101010100 01 11 1000 01 11 1000 01 11 1000 01 11 1000011110000111100001111000011110共六十三頁 狀態(tài)方程如下(rxi): 各觸發(fā)器驅(qū)動(q dn

20、)方為:共六十三頁共六十三頁例: 用PLA與D觸發(fā)器實現(xiàn)(shxin)8421BCD計數(shù)器共六十三頁畫出卡諾圖共六十三頁共六十三頁陣列(zhn li)圖84QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPR共六十三頁8.1 可編程邏輯(lu j)器件PLD概述8.2 可編程只讀存儲PROM和 可編程邏輯(lu j)陣列PLA8.3 可編程邏輯器件PAL和 通用邏輯陣列GAL第八章 可編程邏輯器件共六十三頁一、可編程陣列邏輯(lu j)器件PAL PAL采用雙極型熔絲工藝，工作速度較高。PAL的結(jié)構(gòu)是與陣列可編程和或陣列固定(gdng)，這種結(jié)構(gòu)為大多數(shù)邏輯函數(shù)提供了較高級的性能，為

21、PLD進一步的發(fā)展奠定了基礎(chǔ)。（一）PAL的基本結(jié)構(gòu) PAL器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集成電路制造商根據(jù)實際設(shè)計情況大致估計確定。PAL器件的型號很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四種結(jié)構(gòu)基礎(chǔ)上變形而來。共六十三頁1. 專用輸出基本(jbn)門陣列結(jié)構(gòu)一個(y )輸入四個乘積項且通過或非門低電平輸出輸入信號四個整積項共六十三頁2. 可編程I/O輸出(shch)結(jié)構(gòu)8個乘積項兩個輸入，一個來自外部I，另一來自反饋I/O當最上面的乘積項為高電平時，三態(tài)門開通，I/O可作為輸出或反饋；乘積項為低電平時，三態(tài)門關(guān)斷，是輸入。共六十三頁3. 寄存器型輸出結(jié)構(gòu)(jigu)

22、：也稱作時序結(jié)構(gòu)(jigu)。8個乘積項或門的輸出通過(tnggu)D觸發(fā)器，在CP的上升沿時到達輸出。觸發(fā)器的Q端可以通過三態(tài)緩沖器送到輸出引腳觸發(fā)器的反相端反饋回與陣列，作為輸入信號參與更復(fù)雜的時序邏輯運算CP和使能是PAL的公共端共六十三頁4. 帶異或門的寄存器型輸出(shch)結(jié)構(gòu)：增加(zngji)了一個異或門把乘積項分割成兩個和項兩個和項在觸發(fā)器的輸入端異或之后，在時鐘上升沿到來時存入觸發(fā)器內(nèi)共六十三頁例：試用PAL實現(xiàn)下列邏輯(lu j)函數(shù)。解：化簡得最簡與或式：與陣列或陣列ABCY1Y2共六十三頁例：用PAL器件設(shè)計一個數(shù)值判別(pnbi)電路。要求判斷4位二進制數(shù)DCBA的

23、大小屬于05、6 10、11 15三個區(qū)間的哪一個之內(nèi)。共六十三頁例 設(shè)計一個4位循環(huán)碼計數(shù)器，要求所設(shè)計的計數(shù)器具有(jyu)置零和對輸出進行三態(tài)控制的功能。CPY3Y2Y1Y0C00000010001020011030010040110050111060101070100081100015100011600000共六十三頁用PAL器件設(shè)計這個計數(shù)器，所用(su yn)器件中應(yīng)包括4個觸發(fā)器和相應(yīng)的與或邏輯陣列。查手冊PAL64R4滿足要求。輸出緩沖器為反相器，所以4個觸發(fā)器的Q端的狀態(tài)與真值表中的狀態(tài)相反。通過卡諾圖對觸發(fā)器的狀態(tài)進行化簡。得到每個觸發(fā)器的驅(qū)動方程，要求中還有具有(jyu)

24、置零功能，故應(yīng)加入R端，得驅(qū)動方程共六十三頁得到了驅(qū)動方程和輸出進位信號的方程后，對PAL進行編程。以上設(shè)計工作在開發(fā)系統(tǒng)上自動進行，只要按照軟件規(guī)定的格式輸入邏輯真值表即可，其余(qy)工作由計算機去完成。共六十三頁 有些PAL器件是由數(shù)個同一結(jié)構(gòu)類型(lixng)組成，有的則是由不同類型(lixng)結(jié)構(gòu)混合組成。 如由8個寄存器型輸出結(jié)構(gòu)(jigu)組成的PAL器件命名為PAL16R8，由8個可編程I/O結(jié)構(gòu)組成的PAL器件則命名為PAL16L8。 應(yīng)用PAL16L8設(shè)計組合邏輯電路，主要步驟是將輸出和激勵寫成最簡與或表達式，然后確定PAL16L8的引腳和編程。 目前能夠支持PAL的編程

25、軟件已相當成熟，芯片應(yīng)用也很普及，但是由于其集成密度不高、編程不夠靈活，且只能一次編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。 共六十三頁二、通用(tngyng)陣列邏輯GAL器件 采用E2CMOS工藝和靈活的輸出(shch)結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。 與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（Output Logic Macro Cell），GAL和PAL在結(jié)構(gòu)上的區(qū)別見下圖：共六十三頁PAL結(jié)構(gòu)GAL結(jié)構(gòu) 適當?shù)貫镺LMC進行編程，GAL就可以在功能上代替前面討論過的PAL各種輸出類型(lixng)以及其派生類型共六十三頁 GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下(yxi)特點：(1) 有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)(z ti)既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。(2) 100