門電路以及第組合邏輯電路分析和設(shè)計

1、關(guān)于門電路及第組合邏輯電路的分析和設(shè)計第一張，PPT共五十九頁，創(chuàng)作于2022年6月1、概述 門電路是用以實現(xiàn)邏輯運算的電子電路，與已經(jīng)講過的邏輯運算相對應(yīng)。 常用的門電路在邏輯功能上有與門、或門、非門、與非門、或非門、與或非門、異或門等。正邏輯：高電平表示邏輯1、低電平表示邏輯0。負邏輯：高電平表示邏輯0、低電平表示邏輯1。獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)。第二張，PPT共五十九頁，創(chuàng)作于2022年6月2、獲得高低電平的方法及高電平和低電平的含義 第三張，PPT共五十九頁，創(chuàng)作于2022年6月高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。1

2、0高電平低電平01高電平低電平正邏輯體制負邏輯體制第四張，PPT共五十九頁，創(chuàng)作于2022年6月3、半導(dǎo)體二極管的開關(guān)特性Ui0.5V時，二極管導(dǎo)通。Ui0.5V時，二極管截止，iD=0。 IF 0.7 1iD(mA) uD(V)伏安特性UBR0Ui0.7V時，二極管導(dǎo)通第五張，PPT共五十九頁，創(chuàng)作于2022年6月ui0V時，二極管截止，如同開關(guān)斷開，uo0V。第六張，PPT共五十九頁，創(chuàng)作于2022年6月ui5V時，二極管導(dǎo)通，如同0.7V的電壓源，uo4.3V。第七張，PPT共五十九頁，創(chuàng)作于2022年6月2.1二極管與門Y=ABABY二、基本邏輯門電路第八張，PPT共五十九頁，創(chuàng)作于2

3、022年6月2.2 二極管或門Y=A+B第九張，PPT共五十九頁，創(chuàng)作于2022年6月 uI 很小，使 uBE Uth時，三極管截止，iB 0，三極管工作于截止?fàn)顟B(tài)，C、E之間不導(dǎo)通。三極管為什么能用作開關(guān)？怎樣控制它的開和關(guān)？IC(sat)uCEUCE(sat)OiCMNT臨界飽和線 飽和區(qū)放大區(qū)截止區(qū)uI=UILuBE+-2.3 三極管非門第十張，PPT共五十九頁，創(chuàng)作于2022年6月三極管的開關(guān)作用及其條件 當(dāng)輸入 uI 為高電平，使iB IB(sat)時，三極管飽和。 uBE UCE(sat) 0.3 V 0，C、E 間相當(dāng)于開關(guān)合上。 IC(sat)uCEUCE(sat)OiCMNT

4、臨界飽和線 飽和區(qū)放大區(qū)截止區(qū)uI=UILuBE+-第十一張，PPT共五十九頁，創(chuàng)作于2022年6月非門電路0110YA非邏輯真值表非門符號1AYUBCEIC0.3V三極管開關(guān)狀態(tài)表達式：飽和導(dǎo)通RC+UCCAY3V0RB第十二張，PPT共五十九頁，創(chuàng)作于2022年6月 要求：理解TTL 與非門的組成和工作原理。3、集成邏輯門 (Transistor-Transistor Logic Integrated Circuit , TTL)TTL 晶體管-晶體管邏輯集成電路第十三張，PPT共五十九頁，創(chuàng)作于2022年6月第十四張，PPT共五十九頁，創(chuàng)作于2022年6月T1：多發(fā)射極晶體管，構(gòu)成與門電

5、路3.1.1典型TTL與非門電路的結(jié)構(gòu)C1第十五張，PPT共五十九頁，創(chuàng)作于2022年6月輸入級倒相級輸出級3.1.2、TTL反相器的電路結(jié)構(gòu)和工作原理第十六張，PPT共五十九頁，創(chuàng)作于2022年6月1.輸入低電平（0.2V）時三個PN結(jié)導(dǎo)通需2.1V0.9V不足以讓T2、T5導(dǎo)通T2、T5截止第十七張，PPT共五十九頁，創(chuàng)作于2022年6月1.輸入低電平（0.2V）時vovo=5vR2vbe4vD23.6V 輸出高電平第十八張，PPT共五十九頁，創(chuàng)作于2022年6月2.輸入為高電平（3.4V）時電位被嵌在2.1V全導(dǎo)通 vB1=VIH+VON=4.1V發(fā)射結(jié)反偏VT2C=Ube5+Uce21

6、V截止T2、T5飽和導(dǎo)通第十九張，PPT共五十九頁，創(chuàng)作于2022年6月2. 輸入為高電平（3.4V）時vo =VCE50.3V 輸出低電平第二十張，PPT共五十九頁，創(chuàng)作于2022年6月 輸入為高電平時，輸出為低電平。 結(jié)論綜上所述,該電路實現(xiàn)了“非”邏輯功能,即 因此，輸入為低電平時，輸出為高電平。 第二十一張，PPT共五十九頁，創(chuàng)作于2022年6月當(dāng)有兩個輸入端A、B時,推廣:當(dāng)有三個輸入端A、B、C時,第二十二張，PPT共五十九頁，創(chuàng)作于2022年6月3.1.3 TTL反相器的主要參數(shù)傳輸延遲時間tviotvoo50%50%tpdHLtpdLH平均傳輸時間平均傳輸延遲時間tpd表征了門

7、電路的開關(guān)速度。 第二十三張，PPT共五十九頁，創(chuàng)作于2022年6月標(biāo)準(zhǔn)TTL門輸入輸出邏輯電平：輸入邏輯低電平UIL為00.8V；輸入邏輯高電平UIH為25V；輸出邏輯低電平UOL為00.4V；輸出邏輯高電平UOH為2.45V。 第二十四張，PPT共五十九頁，創(chuàng)作于2022年6月0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL電壓傳輸特性曲線標(biāo)準(zhǔn)高電平 USH 當(dāng) uO USH 時，則認(rèn)為輸出高電平，通常取 USH = 3 V。 標(biāo)準(zhǔn)低電平 USL當(dāng) uO USL 時，則認(rèn)為輸出低電平，通常取 USL = 0.3 V。 閾值電壓 UTH轉(zhuǎn)折區(qū)中點對應(yīng)的輸入電壓

8、，又稱門檻電平。USH = 3VUSL = 0.3VUOFFUONUTH第二十五張，PPT共五十九頁，創(chuàng)作于2022年6月3.2 CMOS門電路1、MOS管的開關(guān)特性 在CMOS集成電路中，以金屬氧化物半導(dǎo)體場效應(yīng)管（MOS管)作為開關(guān)器件。一、MOS管的結(jié)構(gòu)和工作原理PNNGSD金屬鋁兩個N區(qū)SiO2絕緣層P型襯底導(dǎo)電溝道第二十六張，PPT共五十九頁，創(chuàng)作于2022年6月第二十七張，PPT共五十九頁，創(chuàng)作于2022年6月vGS=0時PNNGSDvGSvDSiD=0D、S間相當(dāng)于兩個背靠背的PN結(jié)SDB 不論D、S間有無電壓，均無法導(dǎo)通，不能導(dǎo)電。第二十八張，PPT共五十九頁，創(chuàng)作于2022年

9、6月PNNGSDVDSVGSvGS0時vGS足夠大時（vGSVGS(th)），形成電場GB,把襯底中的電子吸引到上表面，除復(fù)合外，剩余的電子在上表面形成了N型層（反型層）為D、S間的導(dǎo)通提供了通道。VGS(th)稱為閾值電壓(開啟電壓）源極與襯底接在一起N溝道可以通過改變vGS的大小來控制iD的大小。第二十九張，PPT共五十九頁，創(chuàng)作于2022年6月當(dāng)vI=vGSVGS(th)且vI繼續(xù)升高時，MOS管工作在可變電阻區(qū)。MOS管導(dǎo)通內(nèi)阻RON很小，D-S間相當(dāng)于閉合的開關(guān),vO0。用途：做壓控線性電阻和無觸點的、閉合狀態(tài)的電子開關(guān)。特點:管壓降vDS 很小。第三十一張，PPT共五十九頁，創(chuàng)作于

10、2022年6月MOS管的四種基本類型GSDN 溝道耗盡型GSDN 溝道增強型第三十二張，PPT共五十九頁，創(chuàng)作于2022年6月GSDP 溝道增強型GSDP 溝道耗盡型在數(shù)字電路中，多采用增強型。第三十三張，PPT共五十九頁，創(chuàng)作于2022年6月第三十四張，PPT共五十九頁，創(chuàng)作于2022年6月第三十五張，PPT共五十九頁，創(chuàng)作于2022年6月2、CMOS反相器工作原理 PMOS管NMOS管CMOS電路VDDT1T2vIvO（1）電路結(jié)構(gòu) 當(dāng)NMOS管和PMOS管成對出現(xiàn)在電路中，且二者在工作中互補，稱為CMOS管。第三十六張，PPT共五十九頁，創(chuàng)作于2022年6月 （a）結(jié)構(gòu)示意圖 （b）電路

11、圖CMOS反相器 電路結(jié)構(gòu)SpGPDpDNGNSN第三十七張，PPT共五十九頁，創(chuàng)作于2022年6月AuIYuOVDDSGDDGSBVPVNBAuIYuOVDDSGDDGSBVPVNB構(gòu)成互補對稱結(jié)構(gòu)要求VDD UGS(th)N +UGS(th)P且 UGS(th)N =UGS(th)P 增強型 NMOS 管開啟電壓AuIYuOVDDBVPVNBPMOS管襯底接最高電位.增強型 PMOS 管開啟電壓（2）CMOS 非門的工作原理增強型 NMOS 管(驅(qū)動管)增強型 PMOS 管(負載管)NMOS 管襯底接最低電位。SpGPDpDNGNSN第三十八張，PPT共五十九頁，創(chuàng)作于2022年6月VDD

12、TPTNvIvOvI=0（低電平）截止 vo=“”導(dǎo) 通SpGPDpDNGNSN第三十九張，PPT共五十九頁，創(chuàng)作于2022年6月vI=1(高電平VDD)VDDT1T2vIvO導(dǎo)通 vo=“”截止 靜態(tài)下，無論vI是高電平還是低電平，T1、T2總有一個截止，因此CMOS反相器的靜態(tài)功耗極小。SpGPDpDNGNSN第四十張，PPT共五十九頁，創(chuàng)作于2022年6月C0、C1 ，即C 端為低電平（0V）、C端為高電平（VDD）時， T1和T2都不具備開啟條件而截止。輸入和輸出之間相當(dāng)于開關(guān)斷開一樣，呈高阻態(tài)。3、CMOS傳輸門增強型 PMOS 管，開啟電壓為低電平增強型 NMOS 管，開啟電壓為高

13、電平GGDDSS第四十一張，PPT共五十九頁，創(chuàng)作于2022年6月C1、 C0 ，即C 端為高電平（VDD）、 C端為低電平（0V）時，T1和T2至少有一個導(dǎo)通，輸入和輸出之間相當(dāng)于開關(guān)接通一樣，呈低阻態(tài)，vovi 。GGDDSS第四十二張，PPT共五十九頁，創(chuàng)作于2022年6月雙向模擬開關(guān)思考：P158 8-9第四十三張，PPT共五十九頁，創(chuàng)作于2022年6月4、集成門電路的封裝： 雙列直插式 如：TTL門電路芯片（四2輸入與非門，型號74LS00 )14腳雙列直插外形管腳 第四十四張，PPT共五十九頁，創(chuàng)作于2022年6月多余輸入端的處理 接 VCC通過 1 10 k 電阻接 VCC與有用

14、輸入端并接TTL 電路輸入端懸空時相當(dāng)于輸入高電平，與門和與非門等的多余輸入端可懸空，但使用中多余輸入端一般不懸空，以防止干擾。第四十五張，PPT共五十九頁，創(chuàng)作于2022年6月或門和或非門的多余輸入端接邏輯 0, 或者與有用輸入端并接思考：P158 8-10第四十六張，PPT共五十九頁，創(chuàng)作于2022年6月1、概述2、組合邏輯電路的分析方法3、組合邏輯電路的設(shè)計方法第8章 第3節(jié) 第3、4點 組合邏輯電路的分析和設(shè)計方法第四十七張，PPT共五十九頁，創(chuàng)作于2022年6月1、組合邏輯電路的特點與描述方法 組合邏輯電路的邏輯功能特點： 沒有存儲和記憶作用。 組合電路的組成特點： 由門電路構(gòu)成，不

15、含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。 組合電路的描述方法主要有邏輯表達式、真值表和邏輯圖等。 第四十八張，PPT共五十九頁，創(chuàng)作于2022年6月組合邏輯電路的框圖 組合邏輯電路在電路結(jié)構(gòu)上不包含存儲單元，僅僅是由各種門電路組成，第四十九張，PPT共五十九頁，創(chuàng)作于2022年6月2、組合邏輯電路的分析方法組合邏輯電路圖寫出邏輯表達式分析方法步驟：化簡說明功能列真值表已知邏輯電路說明邏輯功能分 析目標(biāo)：第五十張，PPT共五十九頁，創(chuàng)作于2022年6月邏輯圖邏輯表達式 1 1 最簡表達式 2 2 從輸入到輸出逐級寫出化簡第五十一張，PPT共五十九頁，創(chuàng)作于2022年6月最簡與或表達式

16、 3 真值表 3 4 電路的邏輯功能 當(dāng)輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。 所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 00010111第五十二張，PPT共五十九頁，創(chuàng)作于2022年6月P158 8-17第五十三張，PPT共五十九頁，創(chuàng)作于2022年6月3、組合邏輯電路的基本設(shè)計方法 設(shè)計思路：基本步驟： 分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能的組合邏輯電路。 分析設(shè)計要求列出真值表求最簡輸出邏輯式畫邏輯圖 工藝設(shè)計。 首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值(即規(guī)定它們何時取值 0 ，何

17、時取值1) 。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。 第五十四張，PPT共五十九頁，創(chuàng)作于2022年6月組合邏輯電路設(shè)計舉例 例 設(shè)計一個A、B、C三人表決電路。當(dāng)表決某個提案時，多數(shù)人同意，則提案通過，但A具有否決權(quán)。用與非門實現(xiàn)。解：(1)分析設(shè)計要求，列出真值表設(shè) A、B、C 同意提案時取值為 1，不同意時取值為 0；Y 表示表決結(jié)果，提案通過則取值為 1，否則取值為 0?？傻谜嬷当砣缬?。111011101001110010100000YCBA輸出輸 入0000000011111111110(2)獲取并化簡輸出函數(shù)Y=AC+AB第五十五張，PPT共五十九頁，創(chuàng)作于2022年6月用與非門實現(xiàn)變?yōu)樽詈喤c非式=(AC+AB) = (AC)(AB)Y=AC+AB(3)根據(jù)輸出邏輯式畫邏輯圖YABCY =ACAB第五十六張，PPT共五十九頁，創(chuàng)作于2022年6月【例】 對人腦醫(yī)學(xué)磁共振圖像采用一種基于區(qū)域的分割識別技術(shù)，即依據(jù)病灶與正常組織在圖像中反映出的亮度差異找到合適的域值進行分割檢測。 設(shè)圖像檢測結(jié)果的亮度