基于arm的單片機應用及實踐第2章cortex-m3處理器

1、第二章 Cortex-M3處理器 Cortex-M3處理器基本結構 Cortex-M3中央內(nèi)核基于哈佛架構，指令和數(shù)據(jù)各使用一條總線（圖 2-1）。與Cortex-M3不同，ARM7系列處理器使用馮諾依曼架構，指令和數(shù)據(jù)共用信號總線以及存儲器。由于指令和數(shù)據(jù)可以從存儲器中同時讀取，所以Cortex-M3處理器對多個操作并行執(zhí)行，加快了應用程序的執(zhí)行速度。圖 2-1 Cortex-M3處理器架構Cortex-M3 處理器集成了內(nèi)核和高級系統(tǒng)外設的分級處理器 Cortex-M3 內(nèi)核哈佛體系結構擁有分支預測功能的三級流水線 Thumb-2 指令集和傳統(tǒng)的 Thumb指令集帶有 硬件除法和 單信號周

2、期乘法的ALUCortex-M3 處理器Cortex-M3 內(nèi)核可配置的中斷控制器 總線矩陣先進的調(diào)試組件 可選擇的 MPU & ETMCortex-M3的應用，主要包括：價格敏感的設備通用MCU、智能玩具、個人電子設備小的核可以降低硅片面積緊密結合系統(tǒng)外設可縮小面積、降低開發(fā)成本Thumb-2代碼可減小指令存儲器達30%SWD允許使用較小的引腳數(shù)和封裝在ISR、Boot代碼中無需匯編代碼單周期的Read/Modify/Write，更緊湊的數(shù)據(jù)打包確定的中斷處理系統(tǒng)更新時的修補能力（ROM到Flash、SRAM）低功耗設備Zigbee、PAN（BlueTooth）、醫(yī)療電子設備低功耗內(nèi)核：0.

3、047mW/MHz（0.13um，ARM Metro Lab，50MHz）高級時鐘選通技術降低功耗集成的睡眠模式系統(tǒng)部件的功耗控制高效率允許較低的時鐘源快速完成任務、增加睡眠時間，降低總的功耗高性能設備超低價格手機、汽車應用、大容量存儲設備；性能可達1.25 DMIPS/MHz執(zhí)行Thumb指令時，比ARM7處理器性能高70%執(zhí)行ARM指令時，比ARM7處理器性能高35%硬件除法更好的算法實現(xiàn)快速中斷處理可選的MPU針對特定應用調(diào)試與跟蹤能力Cortex M3處理器結構框透視圖 嵌套向量中斷控制器（NVIC） NVIC為低延遲實現(xiàn)異常處理提供了方便。主要有以下特征：可配置1240個外部中斷。可

4、配置優(yōu)先級位數(shù)38位。支持電平和脈沖（邊沿）中斷。可以動態(tài)重新分配中斷優(yōu)先級。優(yōu)先級分組。支持尾鏈（tail-chaining）中斷。進入中斷時，處理器狀態(tài)自動保存，退出中斷時狀態(tài)自動恢復，無額外指令開銷 總線矩陣Cortex-M3處理器集成了一個AMBA AHB-Lite總線來連接系統(tǒng)外設，并降低系統(tǒng)集成的復雜性?？偩€矩陣支持不對齊的數(shù)據(jù)訪問，使不同的數(shù)據(jù)類型可以在存儲器中緊密銜接可顯著降低SRAM的需求和系統(tǒng)成本?？偩€矩陣將處理器、調(diào)試接口連接到外部總線。 總線矩陣連接到以下外部總線：ICode總線。這是一條32位的AHB-Lite總線，主要用于從指令空間中取指和取向量。DCode總線。這

5、是一條32位的AHB-Lite總線，主要用于從指令空間的數(shù)據(jù)讀寫和調(diào)試訪問。系統(tǒng)總線。這是一條32位的AHB-Lite總線，主要用于從系統(tǒng)空間中取指、取向量、讀寫數(shù)據(jù)和調(diào)試訪問。PPB。這是一條32位的APB (v2.0)總線，主要用于從PPB空間讀寫數(shù)據(jù)和調(diào)試訪問。 調(diào)試接口硬件調(diào)試解決方案，通過一個傳統(tǒng)的JTAG口或一個適合小封裝器件的2線串行調(diào)試口（SWD），可以獲得很高的處理器系統(tǒng)可視度。對于系統(tǒng)跟蹤，處理器在數(shù)據(jù)觀察點基礎上集成了一個可選的ETM（嵌入式跟蹤宏單元），它可以被配置為特定的系統(tǒng)事件觸發(fā)。為了簡化這些系統(tǒng)事件的處理，一個串行觀測器（Serial Wire Viewer，S

6、WV）可以通過一個引腳輸出標準的ASCII數(shù)據(jù)流。Flash修補技術，使器件和系統(tǒng)開發(fā)者在調(diào)試或運行過程中，可以修補從ROM到SRAM或Flash的代碼錯誤，可避免昂貴的重定制 上圖向我們展示了設計的 RTL 層次。其中的兩條外設總線：一條72MHZ，一條36MHZ由于 ETM、TPIU、SW/JTAG-DP 和 ROM 表4個組件是可選的，或者它們的實現(xiàn)和使用具有靈活性，因此這 4 個組件位于Cortex-M3 處理器的外面。設計實現(xiàn)可能與圖中顯示的有所不同。可能的系統(tǒng)實現(xiàn)的選項見下面的 3 個部分：TPIU的實現(xiàn)選項： 如果您的系統(tǒng)中有 ETM，則會含有 TPIU格式程序，否則就不包含該格

7、式程序。 一個多內(nèi)核的實現(xiàn)可使用單個或多個 TPIU來跟蹤。 ARM TPIU模塊可以用兼容 TPIU的指定合作伙伴的 CoreSight 取代。 在生產(chǎn)設備中，TPIU可以移除。 注：如果將 TPIU移除，則 Cortex-M3 不具有跟蹤功能。 SW/JTAG-DP的實現(xiàn)選項： 設計實現(xiàn)可以含有 SW-DP 或 JTAG-DP中的任一個或兩者都有。 ARM SW-DP 可以被兼容 SW-DP的指定合作伙伴的 CoreSight 取代。ARM JTAG-DP可以被兼容 JTAG-DP 的指定合作伙伴的 CoreSight 取代。 SW-DP 或 JTAG-DP可以包含指定合作伙伴的測試接口。

8、 ROM 表 如果系統(tǒng)中添加了附加的調(diào)試元件，則 ROM 存儲器表中的描述需進行修改。寄存器Cortex-M3寄存器：13個通用寄存器（R0-R12）分組的堆棧指針SP鏈接寄存器R14程序計數(shù)器R15特殊用途程序狀態(tài)寄存器xPSR1、通用寄存器 通用目的寄存器R0-R12都是32位通用寄存器，用于數(shù)據(jù)操作。注意：絕大多數(shù)16位Thumb指令只能訪問R0-R7，而32位Thumb-2指令可以訪問所有寄存器。 復位后的初始值是不可預料的堆棧指針R13:Cortex-M3擁有兩個堆棧指針，然而它們是banked，因此任一時刻只能使用其中的一個。 主堆棧指針（MSP）：復位后缺省使用的堆棧指針，用于操

9、作系統(tǒng)內(nèi)核以及異常處理例程（包括中斷服務例程） 進程堆棧指針（PSP）：由用戶的應用程序代碼使用。 堆棧是一種存儲器的使用模型。它由一塊連續(xù)的內(nèi)存和一個棧頂指針組成，用于實現(xiàn)“后進先出”的緩沖區(qū)。其最典型的應用，就是在數(shù)據(jù)處理前先保存寄存器的值，再在處理任務完成后從中恢復先前保護的這些值。 堆棧指針用于訪問堆棧，并且PUSH指令和POP指令默認使用SP。 在執(zhí)行PUSH和POP操作時，通常被稱為SP的地址寄存器，會由硬件自動調(diào)整它的值，以避免后續(xù)操作破壞先前的數(shù)據(jù)。連接寄存器R14：當呼叫一個子程序時，由R14存儲返回地址 程序計數(shù)寄存器R15：指向當前的程序地址。如果修改它的值，就能改變程序

10、的執(zhí)行流2、特殊功能寄存器 Cortex-M3還在內(nèi)核水平上搭載了若干特殊功能寄存器，包括： 程序狀態(tài)字寄存器組（PSRs） 中斷屏蔽寄存器組（PRIMASK, FAULTMASK, BASEPRI） 控制寄存器（CONTROL） 特殊寄存器及其功能 通過MRS/MSR指令，這3個PSRs即可以單獨訪問，也可以組合訪問（2個組合，3個組合都可以）。當使用三合一的方式訪問時，應使用名字“xPSR”或者“PSR”。應用PSR應用 PSR(APSR)包含條件代碼標志。在進入異常之前，Cortex-M3 處理器將條件代碼標志保存在堆棧內(nèi)。您可以使用 MSR(2)和 MRS(2)指令來訪問 APSR。

11、APSR 的位分配如圖所示。應用程序狀態(tài)寄存器的位分配其中：中斷 PSR 中斷 PSR（IPSR）包含當前激活的異常的 ISR 編號。 IPSR 的位分配如圖所示。 中斷程序狀態(tài)寄存器的位分配執(zhí)行 PSR 執(zhí)行 PSR(EPSR)包含兩個重疊的區(qū)域： 可中斷-可繼續(xù)(interruptible-continuable)指令（ICI）區(qū)，用于被打斷的多寄存器加載和存儲指令。用于 If-Then（IT）指令的執(zhí)行狀態(tài)區(qū)，以及 T位（Thumb 狀態(tài)位） 。可中斷-可繼續(xù)指令（ICI）區(qū) 多寄存器加載（LDM）和存儲（STM）操作是可中斷的。EPSR 的 ICI區(qū)用來保存從產(chǎn)生中斷的點繼續(xù)執(zhí)行多寄存

12、器加載和存儲操作時所必需的信息。 If-then狀態(tài)區(qū) EPSR 的 IT 區(qū)包含了 If-Then 指令的執(zhí)行狀態(tài)位。注：ICI 區(qū)和 IT 區(qū)是重疊的，因此，If-Then 模塊內(nèi)的多寄存器加載或存儲操作不具有可中斷-可繼續(xù)功能。 EPSR 的位分配如圖所示。不能直接訪問 EPSR，若想修改 EPSR 必須發(fā)生以下兩個事件之一： 在執(zhí)行 LDM或 STM 指令時產(chǎn)生一次中斷 執(zhí)行 If-Then指令 下表描述了 EPSR 的位分配。 控制寄存器（CONTROL） 控制寄存器有兩個用途：一用于定義特權級別，二用于選擇當前使用哪個堆棧指針。由兩個比特來行使這兩個職能。 Cortex-M3的CO

13、NTROL寄存器CONTROL1 在Cortex-M3的 handler模式中，CONTROL1總是 0。在線程模式中則可以為 0或1。 因此，僅當處于特權級的線程模式下，此位才可寫，其它場合下禁止寫此位。改變處理器的模式也有其它的方式：在異常返回時，通過修改 LR 的位 2，也能實現(xiàn)模式切換。這是 LR 在異常返回時的特殊用法，顛覆了對 LR 的傳統(tǒng)使用方式，將后面章節(jié)展開論述。 CONTROL0 僅當在特權級下操作時才允許寫該位。一旦進入了用戶級，唯一返回特權級的途徑，就是觸發(fā)一個（軟）中斷，再由服務例程改寫該位存儲格式Cortex-M3 處理器將存儲器看作從 0開始向上編號的字節(jié)的線性集

14、合。例如： 字節(jié) 0-3 存放第一個被保存的字 字節(jié) 4-7 存放第二個被保存的字Cortex-M3 處理器能夠以小端格式或大端格式訪問存儲器中的數(shù)據(jù)字，而訪問代碼時始終使用小端格式。注意： 小端格式是 ARM 處理器默認的存儲器格式。 在小端格式中，一個字中最低地址的字節(jié)為該字的最低有效字節(jié)，最高地址的字節(jié)為最高有效字節(jié)。存儲器系統(tǒng)地址 0 的字節(jié)與數(shù)據(jù)線 7-0 相連。 在大端格式中，一個字中最低地址的字節(jié)為該字的最高有效字節(jié)，而最高地址的字節(jié)為最低有效字節(jié)。存儲器系統(tǒng)地址 0的字節(jié)與數(shù)據(jù)線 31-24 相連。Cortex-M3 處理器有一個配置管腳 BIGEND，您能夠使用它來選擇小端格

15、式或 BE-8 大端格式。該管腳在復位時被采樣，結束復位后存儲器格式不能修改。 注意： 對系統(tǒng)控制空間（SCS）的訪問始終采用小端格式。 在非復位的狀態(tài)下試圖改變存儲器格式的操作將被忽略。 PPB 空間只能為小端格式，BIGEND 的設置無效。小端數(shù)據(jù)格式大端數(shù)據(jù)格式指令集Cortex-M3 處理器不支持 ARM 指令。 Cortex-M3 處理器支持所有的 ARMv6 Thumb 指令，下表 2-4 中列出的除外。 Cortex-M3 支持的 Thumb-2 指令續(xù)上表（1）續(xù)上表（2）續(xù)上表（2）存儲器映射Cortex-M3 處理器只有一個單一固定的存儲器映射。這一點極大地方便了軟件在各種

16、CM3單片機間的移植。如各款CM3單片機的NVIC和MPU都在相同的位置布設寄存器，使得它們變得與具體器件無關。雖然CM3定出的條條框框是粗線條的，但它依然允許芯片制造商靈活細膩地分配存儲器空間，以制造出各具特色的單片機產(chǎn)品。 存儲器組織存儲空間的一些位置用于調(diào)試組件等私有外設，這個地址段被稱為“私有外設區(qū)”。私有外設區(qū)的組件包括：閃存地址重載及斷點單元(FPB) 數(shù)據(jù)觀察點單元(DWT) 儀器化跟蹤宏單元(ITM) 嵌入式跟蹤宏單元(ETM) 跟蹤端口接口單元(TPIU) lROM表 CM3的地址空間是4GB, 程序可以在代碼區(qū)，內(nèi)部SRAM區(qū)以及外部RAM區(qū)中執(zhí)行。但是因為指令總線與數(shù)據(jù)總

17、線是分開的，最理想的是把程序放到代碼區(qū)，從而使取指和數(shù)據(jù)訪問各自使用自總線 具體4GB的粗線條劃分如下圖：內(nèi)部SRAM區(qū)的大小是512MB，用于讓芯片制造商連接片上的SRAM，這個區(qū)通過系統(tǒng)總線來訪問。在這個區(qū)的下部，有一個1MB的區(qū)間，被稱為“位帶區(qū)”。該位帶區(qū)還有一個對應的32MB的 “位帶別名(alias)區(qū)”，容納了8M個“位變量”（對比8051的只有128個位變量）。位帶區(qū)對應的是最低的1MB地址范圍，而位帶別名區(qū)里面的每個字對應位帶區(qū)的一個比特。位帶操作只適用于數(shù)據(jù)訪問，不適用于取指。通過位帶的功能，可以把多個布爾型數(shù)據(jù)打包在單一的字中，卻依然可以從位帶別名區(qū)中，像訪問普通內(nèi)存一樣

18、地使用它們。位帶別名區(qū)中的訪問操作是原子的，消滅了傳統(tǒng)的“讀改寫”三步曲。位帶操作的細節(jié)待會還要講到。 地址空間的另一個512MB范圍由片上外設（的寄存器）使用。這個區(qū)中也有一條32MB的位帶別名，以便于快捷地訪問外設寄存器，用法與內(nèi)部SRAM區(qū)中的位帶相同。如可以方便地訪問各種控制位和狀態(tài)位。要注意的是，外設區(qū)內(nèi)不允許執(zhí)行指令。 還有兩個1GB的范圍，分別用于連接外部RAM和外部設備，它們之中沒有位帶。兩者的區(qū)別在于外部RAM區(qū)允許執(zhí)行指令，而外部設備區(qū)則不允許。 最后還剩下0.5GB的隱秘地帶，CM3內(nèi)核的閨房就在這里面，包括了系統(tǒng)級組件，內(nèi)部私有外設總線s，外部私有外設總線s，以及由提供

19、者定義的系統(tǒng)外設。私有外設總線有兩條： AHB私有外設總線，只用于CM3內(nèi)部的AHB外設，它們是：NVIC, FPB, DWT和ITM。APB私有外設總線，既用于CM3內(nèi)部的APB設備，也用于外部設備（ “外部”是對內(nèi)核而言）。CM3允許器件制造商再添加一些片上APB外設到APB私有總線上，它們通過APB接口來訪問。 NVIC所處的區(qū)域叫做“系統(tǒng)控制空間（SCS）”，在SCS里的除了NVIC外，還有SysTick、MPU以及代碼調(diào)試控制所用的寄存器，如圖所示：位段支持了位段操作后，可以使用普通的加載/存儲指令來對單一的比特進行讀寫。在CM3中，有兩個區(qū)中實現(xiàn)了位段。一是SRAM區(qū)的最低1MB范

20、圍，二則是片內(nèi)外設區(qū)的最低1MB范圍。這兩個位段中的地址除了可以像普通的RAM一樣使用外，它們還都有自己的“位帶別名區(qū)”，位帶別名區(qū)把每個比特膨脹成一個32位的字。當通過位帶別名區(qū)訪問這些字時，就可以達到訪問原始比特的目的。映射公式顯示如何將別名區(qū)中的字與 bit-band 區(qū)中的對應位或目標位關聯(lián)。映射公式如下：bit_word_offset=(byte_offset32)+(bit_number4)bit_word_addr=bit_band_base+bit_word_offset這里：Bit_word_offset 為bit-band 存儲區(qū)中的目標位的位置。Bit_word_addr

21、 為別名存儲區(qū)中映射為目標位的字的地址。Bit_band_base 是別名區(qū)的開始地址。Bit_offset 為bit-band 區(qū)中包含目標位的字節(jié)的編號。Bit_number 為目標位的位位置（0-7） 上式中，“*4”表示一個字為4個字節(jié)，“*32”表示一個字節(jié)中有32個比特。位段區(qū)與位段別名區(qū)的膨脹關系A圖位段區(qū)與位段別名區(qū)的膨脹關系B圖上圖圖顯示了SRAM bit-band 別名區(qū)和SRAMbit-band 區(qū)之間的bit-band 映射的例子：地址 0 x23FFFFE0 的別名字映射為0 x200FFFFC 的bit-band 字節(jié)的位0：0 x23FFFFE0=0 x22000

22、000+(0 xFFFFF*32)+0*4地址0 x23FFFFEC 的別名字映射為0 x200FFFFC 的bit-band 字節(jié)的位7：0 x23FFFFEC=0 x22000000+(0 xFFFFF*32)+7*4地址0 x22000000 的別名字映射為0 x20000000 的bit-band 字節(jié)的位0：0 x22000000=0 x22000000+(0*32)+0*4地址0 x220001C 的別名字映射為0 x20000000 的bit-band 字節(jié)的位0：0 x2200001C=0 x22000000+(0*32)+7*4例：欲設置地址0 x2000_0000中的比特2

23、，則使用位帶操作的設置過程如下圖所示：寫數(shù)據(jù)到位段別名區(qū) 從位段別名區(qū)中讀取比特存儲器訪問屬性CM3在定義了存儲器映射之外，還為存儲器的訪問規(guī)定了4種屬性，分別是： 可否緩沖(Bufferable) 可否緩存(Cacheable) 可否執(zhí)行(Executable) 可否共享(Sharable) 2.6異常異常是指由于執(zhí)行指令時的一個錯誤條件而產(chǎn)生的故障。出現(xiàn)故障后可以同步或不同步地向引起故障的指令報告，但通常還是會同步報告。不精確的總線故障是ARMv7-M 性能分析（performance profiling）支持的一種不同步故障。同步故障總是和引起該故障的指令一同被報告。不同步故障不能保證與

24、引起該故障的指令相關的方式報告。異常模型Cortex-M3 處理器和嵌套向量中斷控制器（NVIC）對所有異常按優(yōu)先級進行排序并處理。所有異常都在處理模式中操作。出現(xiàn)異常時，自動將處理器狀態(tài)保存到堆棧中，并在中斷服務程序（ISR）結束時自動從堆棧中恢復。在狀態(tài)保存的同時取出向量快速地進入中斷。處理器支持末尾連鎖（tail-chaining）中斷技術，它能夠在沒有多余的狀態(tài)保存和恢復指令的情況下執(zhí)行背對背中斷（back-to-back interrupt）。異常類型異常處理占先：新的異常比當前的異常或線程的優(yōu)先級更高并打斷當前的流程，這是對掛起中斷的響應。如果掛起中斷的優(yōu)先級比當前的ISR 或線程

25、的優(yōu)先級更高，則進入掛起中斷的ISR。如果一個ISR 搶占了另一個ISR，則產(chǎn)生了中斷嵌套。在進入異常時，處理器自動保存其狀態(tài)，將狀態(tài)壓棧。與此同時，取出相應的中斷向量。當處理器狀態(tài)被保存并且ISR 的第一條指令進入處理器流水線的執(zhí)行階段時，開始執(zhí)行ISR 的第一條指令。狀態(tài)保存在系統(tǒng)總線上執(zhí)行。取向量操作根據(jù)向量表所在位置可以在系統(tǒng)總線或DCode 總線上執(zhí)行。末尾連鎖末尾連鎖（Tail-chain）是處理器用來加速中斷響應的一種機制。在結束ISR 時，如果存在一個掛起中斷，其優(yōu)先級高于正在返回的ISR 或線程，那么就會跳過出棧操作，轉而將控制權讓給新的ISR。返回在沒有掛起（pending

26、）異?；驔]有比被壓棧的ISR 優(yōu)先級更高的掛起異常時，處理器執(zhí)行出棧操作，并返回到被壓棧的ISR 或線程模式。在響應 ISR 之后，處理器通過出棧操作自動將處理器狀態(tài)恢復為進入ISR 之前的狀態(tài)。如果在狀態(tài)恢復過程中出現(xiàn)一個新的中斷，并且該中斷的優(yōu)先級比正在返回的ISR 或線程更高，則處理器放棄狀態(tài)恢復操作并將新的中斷作為tail-chain 來處理。遲來遲來是處理器用來加速占先的一種機制。如果在保存前一個占先的狀態(tài)時出現(xiàn)一個優(yōu)先級更高的中斷，則處理器轉去處理優(yōu)先級更高的中斷，開始該中斷的取向量操作。狀態(tài)保存不會受到遲來的影響。因為被保存的狀態(tài)對于兩個中斷都是一樣的，狀態(tài)保存繼續(xù)執(zhí)行不會被打斷。處理器對遲來中斷進行管理，直到ISR 的