電子技術(shù)基礎(chǔ)-數(shù)字部分(第六版)-康華光第4章組合邏輯電路共6節(jié)

1、4 組合邏輯電路4.1 組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計4.3 組合邏輯電路中的競爭和冒險4.4 若干典型的組合邏輯電路4.5 組合可編程邏輯器件4.6 用Verilog HDL描述組合邏輯電路教學基本要求1.熟練掌握組合邏輯電路的分析方法和設(shè)計方法2.掌握編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器和加法器的邏輯功能及其應(yīng)用；3.學會閱讀器件的功能表，并能根據(jù)設(shè)計要求完成電路的正確連接。 4.掌握可編程邏輯器件的表示方法,會用PLD實現(xiàn)組合邏輯電路組合邏輯電路的一般框圖Li = f (A1, A2 , , An ) (i=1, 2, , m)工作特征:組合邏輯電路工作特點:在任何時刻，

2、電路的輸出狀態(tài)只取決于同一時刻的輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。4.1.1 組合邏輯電路的定義結(jié)構(gòu)特征:1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元 4.1 組合邏輯電路分析二. 組合邏輯電路的分析步驟：1、 由邏輯圖寫出各輸出端的邏輯表達式；2、 化簡和變換邏輯表達式；3、 列出真值表；4、 根據(jù)真值表或邏輯表達式，經(jīng)分析最后確定其功能。根據(jù)已知邏輯電路，經(jīng)分析確定電路的邏輯功能。一. 組合邏輯電路分析4.1.2 組合邏輯電路的分析方法 三、組合邏輯電路的分析舉例 例1 分析如圖所示邏輯電路的功能。1.根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達式2. 列寫真值表。 10010110111011

3、101001110010100000CBA001111003. 確定邏輯功能： 解：輸入變量的取值中有奇數(shù)個1時，L為1，否則L為0,電路具有為奇校驗功能。如要實現(xiàn)偶校驗，電路應(yīng)做何改變？例2 試分析下圖所示組合邏輯電路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達式，并進行化簡和變換。X = A2、列寫真值表X = A真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A000011110011110001011010這個電路邏輯功能是對輸入的二進制碼求反碼。最高位為符號位，0表示正數(shù)，1表示負數(shù)，正數(shù)的反碼與原

4、碼相同；負數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3、確定電路邏輯功能真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A0000111100111100010110101、邏輯抽象：根據(jù)實際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達式;4、簡化和變換邏輯表達式，畫出邏輯圖。二、組合邏輯電路的設(shè)計步驟 一、組合邏輯電路的設(shè)計：根據(jù)實際邏輯問題，求出所要求邏輯功能的最簡單邏輯電路。4.2 組合邏輯電路的設(shè)計4.2.1 組合邏輯電路的設(shè)計過程例1 某火車站有

5、特快、直快和慢車三種類型的客運列車進出，試設(shè)計一個指示列車等待進站的邏輯電路，當有兩種或以上的列車等待進站時，要求發(fā)出信號，提示工作人員安排進站事宜。解：（1） 邏輯抽象。輸入信號: A、B、C分別表示特快、直快和慢車，且有進站請求時為1，沒有請求時為0。輸出信號: L表示進站狀況，有兩種以上的車進站為1，否則為0。（2）根據(jù)題意列出真值表(3) 寫出輸出邏輯表達式,并化簡。輸 入輸 出AB CL00000010010001111000101111011111L= AB+AC+BC(4) 根據(jù)輸出邏輯表達式畫出邏輯圖。表達式為最簡與或式，用與門和或門實現(xiàn)兩級“與-或”結(jié)構(gòu)的最簡電路如圖。例2

6、試設(shè)計一個碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進制碼?？梢圆捎萌魏芜壿嬮T電路來實現(xiàn)。解：(1) 明確邏輯功能，列出真值表。設(shè)輸入變量為G3、G2、G1、G0為格雷碼，當輸入格雷碼按照從0到15遞增排序時，可列出邏輯電路真值表輸出變量B3、B2、B1和B0 為自然二進制碼。0 1 1 10 1 0 00 1 1 00 1 0 10 1 0 10 1 1 10 1 0 00 1 1 00 0 1 10 0 1 00 0 1 00 0 1 10 0 0 10 0 0 10 0 0 00 0 0 0B3 B2 B1 B0G3 G2 G1 G0輸 出輸 入1 1 1 11 0 0 01 1 1 01 0

7、 0 11 1 0 11 0 1 11 1 0 01 0 1 01 0 1 11 1 1 01 0 1 01 1 1 11 0 0 11 1 0 11 0 0 01 1 0 0B3 B2 B1 B0G3 G2 G1 G0輸 出輸 入邏輯電路真值表(2) 畫出各輸出函數(shù)的卡諾圖，并化簡和變換。33GB= =2B+2G3G2G3G+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=3G2G1G0B=3G2G1G0G(3) 根據(jù)邏輯表達式，畫出邏輯圖 用異或門代替與門和或門能使邏輯電路比較簡單?？紤]相同乘積項 可以減少門電路數(shù)目，降低實

8、現(xiàn)電路的成本。1、單輸出電路 相同輸入端的與非門比與門或者或門所用晶體管少，速度快。圖(b)電路最優(yōu) 用指定芯片中特定資源實現(xiàn)邏輯函數(shù)，使電路的成本低并且工作速度快。因此需要對邏輯表達式進行變換，以減少芯片資源的數(shù)目和連線。 4.2.2 組合邏輯電路的優(yōu)化實現(xiàn)2、多輸出電路 (a)如果分別實現(xiàn)兩個邏輯函數(shù)，需要6個與門和兩個或門。(b)如果考慮相同乘積項，需要4個與門兩個或門，如圖。 輸出多個邏輯函數(shù)時需要考慮共享相同乘積項，減少邏輯門數(shù)目。3、多級邏輯電路用與門、或門實現(xiàn)時，限定邏輯門的扇入數(shù)為3，需要變換成：當限定邏輯門輸入端數(shù)目，則需要進行邏輯變換。（1）提取公因子圖(a)電路為2級，圖

9、(b)為3級，但電路連線減少了。圖(a)16根連線，圖(b)13根。用與門、或門實現(xiàn)時，限定邏輯門的扇入數(shù)為3，需要變換成：（2）函數(shù)分解 圖(a)電路為2級，圖(b)為5級。 上述變換方法只適合手工化簡，當變量數(shù)很多時，優(yōu)化策略寫入程序由計算機完成。4.3 組合邏輯電路中的競爭冒險4.3.1 產(chǎn)生的競爭冒險的原因4.3.2 消去競爭冒險的方法4.3 組合邏輯電路中的競爭冒險4.3.1 產(chǎn)生的競爭冒險的原因不考慮門的延時時間，且B=A 考慮門的延時時間，且用非門實現(xiàn)B=A時競爭:當一個邏輯門的兩個輸入端的信號同時向相反方向變化，而變化的時間有差異的現(xiàn)象。冒險:兩個輸入端的信號取值的變化方向是相

10、反時，如門電路輸出端的邏輯表達式簡化成兩個互補信號相乘或者相加，由競爭而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。4.3.2 消去競爭冒險的方法1. 發(fā)現(xiàn)并消除互補變量 B = C = 0時為消掉AA，變換邏輯函數(shù)式為 )(CABAL+=可能出現(xiàn)競爭冒險。AAF=BCBAACF+=ABC L2. 增加乘積項,避免互補項相加 當A=B=1時，根據(jù)邏輯表達式有CBACL+=當A=B=1時CBACL+=CBACL+=+ABCCL+=AB 0 1 A 0 0 0 1 0 1 1 1 L B C 00 01 11 10 3. 輸出端并聯(lián)電容器 如果邏輯電路在較慢速度下工作，為了消去競爭冒險，可以在輸出端并聯(lián)一電容器，

11、致使輸出波形上升沿和下降沿變化比較緩慢，可對于很窄的負跳變脈沖起到平波的作用。420pF 4.4 若干典型的組合邏輯電路4.4.1 編碼器4.4.2 譯碼器/數(shù)據(jù)分配器4.4.3 數(shù)據(jù)選擇器4.4.4 數(shù)值比較器4.4.5 算術(shù)運算電路1、編碼器 (Encoder)的定義與分類編碼：賦予二進制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1 編碼器4.4 若干典型的組合邏輯集成電路能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。 如8線-3線編碼器：將8個輸入的信號分別編成 8

12、個3位二進制數(shù)碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。編碼器的邏輯功能：1、編碼器 (Encoder)的定義與分類編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進行編碼。1、編碼器 (Encoder)的定義與分類二進制編碼器的結(jié)構(gòu)框圖普通二進制編碼器2、編碼器的工作原理 I0 I1 Yn-1 Y0 Y1 1n2-I二進制 編碼器 2n個 輸入 n位二進制碼輸出 (1)

13、4線2線普通二進制編碼器 (設(shè)計)1000010000100001Y0Y1I3I2I1I0 （2）邏輯功能表編碼器的輸入為高電平有效。 （a）邏輯框圖4輸入二進制碼輸出110110002、編碼器的工作原理該表達式是否可以再簡化？上述是將輸入的其它12種組合對應(yīng)的輸出看做0。如果看做無關(guān)項，則表達式為當只有I3為1時，Y1Y0 = ？Y1Y0 = 11無法輸出有效編碼。結(jié)論：普通編碼器不能同時輸入兩個以上的有效編碼信號I1= I2 = 1 , I0= I1= 0時，Y1Y0 = ？Y1Y0 = 11若有2個以上的輸入為有效信號？(2.) 鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標志 編

14、碼輸入 輸 入輸 出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011011111111100001該編碼器為輸入低電平有效，輸出高電平有效，GS為標志位。2. 鍵盤輸入8421BCD碼編碼器功能表 3. 優(yōu)先編碼器 優(yōu)先編碼器的提出： 實際應(yīng)用中，經(jīng)常有兩個或更多輸入編碼信號同時有效。 必須根據(jù)

15、輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次 序，即優(yōu)先級別。 識別多個編碼請求信號的優(yōu)先級別，并進行相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。(2)優(yōu)先編碼器線(42 線優(yōu)先編碼器)（設(shè)計）（1）列出功能表輸 入輸 出I0I1I2I3Y1Y0100000100011010111高低（2）寫出邏輯表達式（3）畫出邏輯電路（略）輸入編碼信號高電平有效，輸出為二進制代碼輸入編碼信號優(yōu)先級從高到低為I0I3輸入為編碼信號I3 I0 輸出為Y1 Y03321IIIY+=33210IIIIY+=優(yōu)先編碼器CD4532的示意框圖2 典型編碼器電路 優(yōu)先編碼器CD4532功能表輸 入輸 出EII7I6I5I4I3I2I

16、1I0Y2Y1Y0GSEO00000010000000000001111111010111010100110110100011001010000101110100000101010100000010011010000000100010為什么要設(shè)計GS、EO輸出信號？用二片CD4532構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。 。00 0 0 0 0 0當使能端EI=0時，無編碼輸出。0。110 0 0 00若無有效電平輸入 0 1 1 1哪塊芯片的優(yōu)先級高？1若有效電平輸入。10 1 0 0 00若有效電平輸入 1 1 1 1譯碼器的分類： 譯碼：譯碼是編碼的逆過程，它

17、能將二進制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態(tài))1 譯碼器的定義與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)的有效信號。 將一種代碼轉(zhuǎn)換成另一種代碼。 二進制譯碼器 二十進制譯碼器顯示譯碼器常見的唯一地址譯碼器： 4.4.2 譯碼器/數(shù)據(jù)分配器（1） 二進制譯碼器n 個輸入端使能輸入端2n個輸出端設(shè)輸入端的個數(shù)為n，輸出端的個數(shù)為M則有 M=2n2. 典型譯碼器電路及應(yīng)用2線 - 4線譯碼器的邏輯電路(分析） 011111010110101101100111000011111Y3Y2Y1Y0A0A1E輸出輸 入功能表-邏輯

18、符號說明邏輯符號框外部的符號，表示外部輸入或輸出信號名稱，字母上面的“”號說明該輸入或輸出是低電平有效。符號框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導表達式的過程中，如果低有效的輸入或輸出變量(如)上面的“”號參與運算(如E變?yōu)镋 )，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。 (a) 2線-4線譯碼器（74HC139） (b) 3線-8線譯碼器（74HC138）邏輯符號3線-8線譯碼器（74HC138）功能表01111111111001101111110110011101111110100111101111001001111101111100011111101101000

19、11111110110000111111110000001111111110111111111X111111111A2E3輸 出輸 入A1A00111111111100110111111011001110111111010011110111100100111110111110001111110110100011111110110000111111110000001111111110111111111X111111111A2E3輸 出輸 入A1A01、譯碼器的擴展用74X139和74X138構(gòu)成5線-32線譯碼器3線8線譯碼器的 含三變量函數(shù)的全部最小項。Y0Y7基于這一點用該器件能夠方便地實現(xiàn)

20、三變量邏輯函數(shù)。2、用譯碼器實現(xiàn)邏輯函數(shù)。.當E3 =1 ，E2 = E1 = 0時用一片74HC138實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).十進制數(shù)BCD輸入輸 出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110對于BCD代碼以

21、外的偽碼（10101111這6個代碼）Y0 Y9 均為高電平。 （2） 二十進制譯碼器的真值表二十進制譯碼器功能：將8421BCD碼譯成為10個狀態(tài)輸出。 （3）顯示譯碼器 1. 七段顯示譯碼器（1）最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。 共陽極顯示器共陰極顯示器abcdfge顯示器分段布局圖常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器74HC4511 顯示譯碼器與顯示器的連接方式 LT1101111100111091111111000111080000111111011071111100011011061101101101011051100110001011041001111

22、11001103101101101001102000011010001101011111100001100gfedcba字形輸 出輸 入十進制或功能D3D2D1D0BLLECMOS七段顯示譯碼器74HC4511功能表*111鎖 存熄滅000000010滅 燈11111110燈 測 試熄滅0000000111111015熄滅0000000011111014熄滅0000000101111013熄滅0000000001111012熄滅0000000110111011熄滅 0000000010111010LTgfedcba 字形輸 出 輸 入十進制或功能 BLLED3D2D1D0CMOS七段顯示譯碼器

23、74HC4511功能表(續(xù))例 由譯碼器、顯示譯碼及4個七段顯示器構(gòu)成的4位動態(tài)顯示電路如圖所示，試分析工作原理。 位選擇信號A1、A0控制 依次產(chǎn)生低電平 ，使4個顯示器輪流顯示。要顯示的數(shù)據(jù)組依次送到D3D2D1D0 分別在4個顯示器上顯示。利用人的視覺暫留時間，可以看到穩(wěn)定的數(shù)字。數(shù)據(jù)分配器：相當于多輸出的單刀多擲開關(guān)，是將公共數(shù)據(jù)線上的數(shù)據(jù)按需要送到不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖用74HC138組成數(shù)據(jù)分配器用譯碼器實現(xiàn)數(shù)據(jù)分配器 010當ABC = 010 時，Y2=DCBA輸 入輸 出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y700XXXX111111111

24、0D000D111111110D0011D11111110D01011D1111110D011111D111110D1001111D11110D10111111D1110D110111111D110D1111111H11D74HC138譯碼器作為數(shù)據(jù)分配器時的功能表 例: 試用門電路設(shè)計一個具有低電平使能控制的1線4線數(shù)據(jù)分配器，使能信號無效時，電路所有的輸出為高阻態(tài)。當通道選擇信號將1路輸入信號連接到其中1路輸出端時，其他輸出端為高阻狀態(tài)。輸 入輸 出ES1S0Y3Y2Y1Y0000zzzIn001zzInz010zInzz011Inzzz1xxzzzz1. 列真值表輸出端有3種狀態(tài)（0、1

25、、z），輸出級是4個三態(tài)門組成。其控制信號由E、S1、S0共同作用產(chǎn)生。 2. 寫出4個三態(tài)門控制端的邏輯表達式3. 畫邏輯電路4.4.3 數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能 數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當于多個輸入的單刀多擲開關(guān)，又稱“多路開關(guān)” 。2選1數(shù)據(jù)選擇器1位地址碼輸入端邏輯符號1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端4選1數(shù)據(jù)選擇器2 位地址碼輸入端邏輯符號1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端（1）邏輯電路由3個2選1數(shù)據(jù)選擇器構(gòu)成4選1數(shù)據(jù)選擇器。（2）工作原理及邏輯功能真值表選擇輸入輸 出S

26、1S0Y00D001D110D211D3（3）數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)例4.4.8 試用數(shù)據(jù)選擇器實現(xiàn)下列邏輯函數(shù) 用4選1數(shù)據(jù)選擇器實現(xiàn) 用2選1數(shù)據(jù)選擇器和必要的邏輯門實現(xiàn)2選1數(shù)據(jù)選擇器只有1個選通端接輸入A，表達式有3個變量。因此數(shù)據(jù)端需要輸入2個變量?？疾煺嬷当鞡、C與L1的關(guān)系。 用2選1數(shù)據(jù)選擇器和必要的邏輯門實現(xiàn)輸 入輸 出ABCL10000L1=BC0010010001111001101011011111利用數(shù)據(jù)選擇器實現(xiàn)函數(shù)的一般步驟:（變量數(shù)=選通端數(shù)）a、將函數(shù)變換成最小項表達式b、地址信號S2、 S1 、 S0 作為函數(shù)的輸入變量c、處理數(shù)據(jù)輸入D0D7信號電平。邏輯表

27、達式中有mi ,則相應(yīng)Di =1，其他的數(shù)據(jù)輸入端均為0?？偨Y(jié):當變量數(shù)選通端數(shù)，考慮如何將某些變量接入數(shù)據(jù)端。（4）數(shù)據(jù)選擇器構(gòu)成查找表LUT構(gòu)成FPGA基本單元的邏輯塊主要是查找表LUT。LUT實質(zhì)是一個小規(guī)模的存儲器，以真值表的形式實現(xiàn)給定的邏輯函數(shù)。3輸入LUT的結(jié)構(gòu)及邏輯符號如圖。 存放0或1的存儲單元用查找表LUT實現(xiàn)邏輯函數(shù)用LUT實現(xiàn)邏輯函數(shù)，變量A、B、C接選擇輸入端，對存儲單元進行編程。根據(jù)前面例題已知 （5）數(shù)據(jù)選擇器、數(shù)據(jù)分配器與總線的連接這種信息傳輸?shù)幕驹碓谕ㄐ畔到y(tǒng)、計算機網(wǎng)絡(luò)系統(tǒng)、以及計算機內(nèi)部各功能部件之間的信息轉(zhuǎn)送等等都有廣泛的應(yīng)用。74HC151邏輯符號D

28、7YYE74HC151D6D5D4D3D2D1D0S2S1S0（6）集成電路數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器74HC151輸 入輸 出使 能選 擇YYES2S1S01XXXLH0000D00001D10010D20011D30100D40101D50110D60111D774HC151的功能表當E=1時，Y=1 。 當E=0時用兩片74151組成二位八選一的數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的擴展位的擴展字的擴展 將兩片74LS151連接成一個16選1的數(shù)據(jù)選擇器， 1. 1位數(shù)值比較器(設(shè)計) 數(shù)值比較器：對兩個1位數(shù)字進行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個一位二進制數(shù) A、B。 輸出： FB

29、A=1，表示A大于BFBABA=FBAABBA+=FBA=一位數(shù)值比較器真值表10011001010101010000FA=BFABBA輸 出輸 入2、2 位數(shù)值比較器：輸入：兩個2位二進制數(shù) A=A1 A0 、B=B1 B0能否用1位數(shù)值比較器設(shè)計兩位數(shù)值比較器? 比較兩個2 位二進制數(shù)的大小的電路當高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個數(shù)的比較結(jié)果。當高位相等時，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計多位數(shù)值比較器的原則 真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1

30、B1FA=BFABA0 B0A1 B1輸 出輸 入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3100A3 B2100A3 = B3A2 B1100A3 = B3A2 = B2A1 B0100A3 = B3A2 = B2A1 = B1A0 FBAFBA=高位片輸出低位片B3A3B0A0B7A7B4A4用兩片74HC85組成16位數(shù)值比

31、較器（串聯(lián)擴展方式）。高位片 輸出低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12采用串聯(lián)擴展方式數(shù)值比較器問題：如果每一片延遲時間為10ns，16位串行比較器延遲時間？用74HC85組成16位數(shù)值比較器的并聯(lián)擴展方式。B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12輸出問題：如果每一片延遲時間為10ns，16位并行比較器延遲時間？4.4.5 算術(shù)運算電路 兩個1位二進制數(shù)相加時，不考慮低位來的進位的加法 -半加 在兩個1位二進制數(shù)相加時，考慮低位進位的加法 -全加 加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器（1）

32、 1位半加器（Half Adder） 不考慮低位進位，將兩個1位二進制數(shù)A、B相加的器件。 半加器的真值表 邏輯表達式1000C011110101000SBA 半加器的真值表BABAS+=如用與非門實現(xiàn)最少要幾個門?C = AB邏輯圖（2） 全加器（Full Adder） 1110100110010100全加器真值表 全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結(jié)果給出該位的進位信號。111011101001110010100000CSCBA 你能用7415174138設(shè)計全加器嗎? 用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同? 于是可得全加器的邏輯表達式為加法器的應(yīng)用1110

33、100110010100全加器真值表 111011101001110010100000CSCBAABC有奇數(shù)個1時S為1；ABC有偶數(shù)個1和全為0時S為0。-用全加器組成三位二進制代碼奇偶校驗器用全加器組成八位二進制代碼奇偶校驗器，電路應(yīng)如何連接？（1）串行進位加法器如何用1位全加器實現(xiàn)兩個四位二進制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進位信號送給鄰近高位作為輸入信號，采用串行進位加法器運算速度不高。2、多位數(shù)加法器0定義兩個中間變量Gi和Pi ： Gi= AiBi （2）超前進位加法器 提高運算速度的基本思想：設(shè)計進位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)

34、時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。定義第i 位的進位信號（Ci ）：Ci= GiPi Ci-1 4位全加器進位信號的產(chǎn)生：C0= G0+P0 C-1 C1= G1+P1 C0C1 = G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Gi= AiB

35、i由于Ci= GiPi Ci-1 進位信號只由被加數(shù)、加數(shù)和C-1決定，而與其它低位的進位無關(guān)。提高了速度，但位數(shù)增加時，進位電路復雜度增加。 超前進位產(chǎn)生電路集成4位超前進位加法器74HC283 74HC283邏輯框圖3、超前進位加法器74LS283的應(yīng)用例1. 用兩片74LS283構(gòu)成一個8位二進制數(shù)加法器。在片內(nèi)是超前進位，而片與片之間是串行進位。8421碼輸入余3碼輸出1100例. 用74283構(gòu)成將8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路 。8421碼余3碼000000010010001101000101+0011+0011+0011CO4、減法運算 在實際應(yīng)用中，通常是將減法運算

36、變?yōu)榧臃ㄟ\算來處理，即采用加補碼的方法完成減法運算。若n位二進制的原碼為N原，則與它相對應(yīng)的2 的補碼為N補=2N N原補碼與反碼的關(guān)系式N補=N反+1設(shè)兩個數(shù)A、B相減，利用以上兩式可得A B=A+B補2n=A+B反+12n1）AB 0的情況。2）AB 0的情況。 當AB 0時，舍棄的進位為1，所得 結(jié)果就是差的原碼，不需再求反補。 當AB 0時，舍棄的進位為0，所得結(jié)果是補碼，要得到原碼需再求補。A=0101 ，B=0010A= 0001 ，B=0101 1 0 0 1 1 0 1 1 0 1 舍棄舍棄輸出為原碼的4位減法運算邏輯圖4.5 組合可編程邏輯器件4.5.1 PLD的結(jié)構(gòu)、表示方

37、法及分類4.5.2 組合邏輯電路的PLD實現(xiàn)4.5 組合可編程邏輯器件可編程邏輯器件是一種可以由用戶定義和設(shè)置邏輯功能的器件。該類器件具有邏輯功能實現(xiàn)靈活、集成度高、處理速度快和可靠性高等特點。4.5.1 PLD的結(jié)構(gòu)、表示方法及分類與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補輸入輸出電路輸出函數(shù)反饋輸入信號 可由或陣列直接輸出，構(gòu)成組合輸出； 通過寄存器輸出，構(gòu)成時序方式輸出。1、PLD的基本結(jié)構(gòu)與門陣列或門陣列乘積項和項互補輸入2. PLD的邏輯符號表示方法(1) 連接的方式(2)基本門電路的表示方式F1=ABC與門或門ABCDF1 AB C F1 AB CF2 DF2=A+B

38、+C+D三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器(3) 編程連接技術(shù) PLD表示的與門熔絲工藝的與門原理圖VCC+(5V) R 3kW L D1 D2 D3 A B C 高電平A、B、C有一個輸入低電平0VA、B、C三個都輸入高電平+5V5V0V5V低電平 L VCC A B C D 5V5V5VL=ABC連接連接連接斷開A、B、C 中有一個為0A、B、C 都為1輸出為0；輸出為1。L=AC斷開連接連接斷開L=ABCXX器件的開關(guān)狀態(tài)不同, 電路實現(xiàn)邏輯函數(shù)也就不同1 0 11 1 1 (4) 浮柵MOS管開關(guān)用不同的浮柵MOS管連接的PLD，編程信息的擦除方法也不同。SIMO

39、S管連接的PLD，采用紫外光照射擦除；Flotox MOS管和快閃疊柵MOS管，采用電擦除方法。浮柵MOS管疊柵注入MOS(SIMOS)管浮柵隧道氧化層MOS(Flotox MOS)管快閃(Flash)疊柵MOS管 當浮柵上帶有負電荷時，使得MOS管的開啟電壓變高，如果給控制柵加上VT1控制電壓，MOS管仍處于截止狀態(tài)。若要擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。 當浮柵上沒有電荷時，給控制柵加上大于VT1的控制電壓 ，MOS管導通。a.疊柵注入MOS(SIMOS)管 25V25VGND5V5VGND iD VT1 VT2 vGS 浮柵無電子 O 編程前 iD VT1 VT

40、2 vGS 浮柵無電子 浮柵有電子 O 編程前 編程后 5V5VGND5V5VGND導通截止L=BC連接連接斷開斷開連接連接斷開斷開 浮柵延長區(qū)與漏區(qū)N+之間的交疊處有一個厚度約為80A (埃)的薄絕緣層遂道區(qū)。 當遂道區(qū)的電場強度大到一定程度，使漏區(qū)與浮柵間出現(xiàn)導電遂道，形成電流將浮柵電荷泄放掉。 遂道MOS管是用電擦除的，擦除速度快。b.浮柵隧道氧化層MOS(Flotox MOS)管 結(jié)構(gòu)特點: 1.閃速存儲器存儲單元MOS管的源極N+區(qū)大于漏極N+區(qū)，而SIMOS管的源極N+區(qū)和漏極N+區(qū)是對稱的； 2. 浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。c.快閃疊柵MOS管開關(guān) （Fl

41、ash Memory) （自學）特點：結(jié)構(gòu)簡單、集成度高、編程可靠、擦除快捷。3.PLD的分類PROMPLAPALGAL低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件（HDPLD）可編程邏輯器件（PLD）（1）按集成密度劃分為（2）按結(jié)構(gòu)特點劃分簡單PLD (PAL，GAL)復雜的可編程器件(CPLD) :CPLD的代表芯片如：Altera的MAX系列現(xiàn)場可編程門陣列(FPGA)PLD中的三種與、或陣列與陣列、或陣列均可編程(PLA)與陣列固定，或陣列可編程(PROM)與陣列可編程，或陣列固定(PAL和GAL等)（3）按PLD中的與、或陣列是否編程分4.5.2

42、組合邏輯電路的 PLD 實現(xiàn) 例1 由PLA構(gòu)成的邏輯電路如圖所示，試寫出該電路的邏輯表達式，并確定其邏輯功能。寫出該電路的邏輯表達式：AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCn試寫出該電路的邏輯表達式。 4.6 用VerilogHDL描述組合邏輯電路4.6.1 組合邏輯電路的行為級建模4.6.2 分模塊、分層次的電路設(shè)計4.6.1 組合邏輯電路的行為級建模組合邏輯電路的行為級描述一般使用assign結(jié)構(gòu)和過程賦值語句、條件語句（if-else）、多路分支語句（case-endcase）和for循環(huán)語句等。（3） if (condition_expr1) t

43、rue_statement1; else if (condition_expr2) true_statement2; else if (condition_expr3) true_statement3; else default_statement;1、條件語句（ if語句）條件語句就是根據(jù)判斷條件是否成立，確定下一步的運算。（1） if (condition_expr) true_statement;（2） if (condition_expr)true_statement; else fale_ statement;Verilog語言中有3種形式的if語句：if后面的條件表達式一般為邏輯表

44、達式或關(guān)系表達式。執(zhí)行if語句時，首先計算表達式的值，若結(jié)果為0、x或z，按“假”處理；若結(jié)果為1，按“真”處理，并執(zhí)行相應(yīng)的語句。 例：使用if-else語句對4選1數(shù)據(jù)選擇器的行為進行描述注意，過程賦值語句只能給寄存器型變量賦值，因此，輸出變量Y的數(shù)據(jù)類型定義為reg。module mux4to1_bh(D, S, Y); input 3:0 D; /輸入端口 input 1:0 S; /輸入端口 output reg Y; /輸出端口及變量數(shù)據(jù)類型 always (D, S) /電路功能描述 if (S = 2b00) Y = D0; else if (S= 2b01) Y = D1;

45、else if (S= 2b10) Y = D2; else Y = D3;endmodule 是一種多分支條件選擇語句，一般形式如下case (case_expr) item_expr1: statement1; item_expr2: statement2; default: default_statement; /default語句可以省略endcase注意：當分支項中的語句是多條語句，必須在最前面寫上關(guān)鍵詞begin，在最后寫上關(guān)鍵詞end，成為順序語句塊。另外，用關(guān)鍵詞casex和casez表示含有無關(guān)項x和高阻z的情況。 2、多路分支語句（case語句）例：對具有使能端En 的4選

46、1數(shù)據(jù)選擇器的行為進行Verilog描述。當En=0時，數(shù)據(jù)選擇器工作，En=1時，禁止工作，輸出為0。 module mux4to1_bh (D, S, Y); input 3:0 D，1:0 S； output reg Y； always (D, S, En) /2001, 2005 syntaxbegin if (En=1) Y = 0; /En=1時，輸出為0 else /En=0時，選擇器工作 case (S) 2d0: Y = D0; 2d1: Y = D1; 2d2: Y = D2; 2d3: Y = D3; endcaseendendmodule module priority(W, Y) input 3:0 W； output reg 1:0 Y; always (W) casex (W) 4b1xxx: Y = 3; 4b01xx: Y = 2; 4b001x: Y = 1; 4b0001: Y =0; default: begin z = 0; Y=2bx；end /W無效時,z=0,Y為高阻 endcaseendendmodule 例：對基本的4線-2線優(yōu)先編碼器的行為進行Verilog描述。 一般形式如下for (initial_assig