VHDL設(shè)計的串口通信程序

1、【W(wǎng)ord版本下載可任意編輯】 VHDL設(shè)計的串口通信程序 本模塊的功能是驗證實現(xiàn)和PC機(jī)開展基本的串口通信的功能。需要在PC機(jī)上安裝一個串口調(diào)試工具來驗證程序的功能。程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗位）的串口控制器，10個bit是1位起始位，8個數(shù)據(jù)位，1個結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0 x104，對應(yīng)的波特率是9600。用一個8倍波特率的時鐘將發(fā)送或承受每一位bit的周期時間劃分為8個時隙以使通信同步。 程序的工作過程是：串口處于全雙工工作狀態(tài)，按動key2，CPLD向PC發(fā)送

2、皐elcome字符串（串口調(diào)試工具設(shè)成按ASCII碼承受方式）；PC可隨時向CPLD發(fā)送0-F的十六進(jìn)制數(shù)據(jù)，CPLD承受后顯示在7段數(shù)碼管上。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY UART IS PORT ( clk : IN std_logic; rst : IN std_logic; rxd : IN std_logic; 串行數(shù)據(jù)接收端 txd : OUT std_logic; 串行數(shù)據(jù)發(fā)送端 en

3、 : OUT std_logic_vector(7 downto 0); 數(shù)碼管使能 seg_data : OUT std_logic_vector(7 DOWNTO 0); 數(shù)碼管數(shù)據(jù) key_input : IN std_logic 按鍵輸入 ); END UART; ARCHITECTURE arch OF UART IS /inner reg/ SIGNAL div_reg : std_logic_vector(15 DOWNTO 0);分頻計數(shù)器，分頻值由波特率決定。分頻后得到頻率8倍波特率的時鐘 SIGNAL div8_tras_reg : std_logic_vector(2 D

4、OWNTO 0);該存放器的計數(shù)值對應(yīng)發(fā)送時當(dāng)前位于的時隙數(shù) SIGNAL div8_rec_reg : std_logic_vector(2 DOWNTO 0); 存放器的計數(shù)值對應(yīng)接收時當(dāng)前位于的時隙數(shù) SIGNAL state_tras : std_logic_vector(3 DOWNTO 0); 發(fā)送狀態(tài)存放器 SIGNAL state_rec : std_logic_vector(3 DOWNTO 0); 承受狀態(tài)存放器 SIGNAL clkbaud_tras : std_logic; 以波特率為頻率的發(fā)送使能信號 SIGNAL clkbaud_rec : std_logic; 以

5、波特率為頻率的承受使能信號 SIGNAL clkbaud8x : std_logic; 以8倍波特率為頻率的時鐘，它的作用是將發(fā)送或承受一個bit的時鐘周期分為8個時隙 SIGNAL recstart : std_logic; 開始發(fā)送標(biāo)志 SIGNAL recstart_tmp : std_logic; 開始承受標(biāo)志 SIGNAL trasstart : std_logic; SIGNAL rxd_reg1 : std_logic; 接收存放器1 SIGNAL rxd_reg2 : std_logic; 接收存放器2，因為接收數(shù)據(jù)為異步信號，故用兩級緩存 SIGNAL txd_reg : s

6、td_logic; 發(fā)送存放器 SIGNAL rxd_buf : std_logic_vector(7 DOWNTO 0);承受數(shù)據(jù)緩存 SIGNAL txd_buf : std_logic_vector(7 DOWNTO 0);發(fā)送數(shù)據(jù)緩存 SIGNAL send_state : std_logic_vector(2 DOWNTO 0);每次按鍵給PC發(fā)送Welcome字符串，這是發(fā)送狀態(tài)存放器 SIGNAL cnt_delay : std_logic_vector(19 DOWNTO 0);延時去抖計數(shù)器 SIGNAL start_delaycnt : std_logic; 開始延時計數(shù)標(biāo)

7、志 SIGNAL key_entry1 : std_logic; 確定有鍵按下曛? SIGNAL key_entry2 : std_logic; 確定有鍵按下標(biāo)志 / C*TANT div_par : std_logic_vector(15 DOWNTO 0) := 0000000100000100; 分頻參數(shù)，其值由對應(yīng)的波特率計算而得，按此參數(shù)分頻的時鐘頻率是波倍特率的8倍，此處值對應(yīng)9600的波特率，即分頻出的時鐘頻率是9600*8 SIGNAL txd_xhdl3 : std_logic; BEGIN en 發(fā)送起始位 IF (NOT trasstart=1) AND (send_st

8、ate 發(fā)送第1位 IF (clkbaud_tras = 1) THEN txd_reg 發(fā)送第2位 IF (clkbaud_tras = 1) THEN txd_reg 發(fā)送第3位 IF (clkbaud_tras = 1) THEN txd_reg 發(fā)送第4位 IF (clkbaud_tras = 1) THEN txd_reg 發(fā)送第5位 IF (clkbaud_tras = 1) THEN txd_reg 發(fā)送第6位 IF (clkbaud_tras = 1) THEN txd_reg 發(fā)送第7位 IF (clkbaud_tras = 1) THEN txd_reg 發(fā)送第8位 IF (clkbaud_tras = 1) THEN txd_reg 發(fā)送停止位 IF (clkbaud_tras = 1) THEN txd_reg IF (clkbaud_tras = 1) THEN state_tras txd_buf txd_buf txd_buf IF (clkbaud_tras = 1) THEN state_tras = 0001 AND state_rec seg_data seg_data seg_data seg_data seg_data seg_data seg_da