可程式邏輯設(shè)計(jì)解讀課件

可程式邏輯設(shè)計(jì)主講人：鄭兆良日期：2003/10/7可程式邏輯設(shè)計(jì)主講人：鄭兆良OutlinePLD、SPLD、CPLD、FPGAPLD軟體設(shè)計(jì)流程MappingDesigntoXC4000編譯邏輯設(shè)計(jì)實(shí)行設(shè)計(jì)電路OutlinePLD、SPLD、CPLD、FPGAPLD發(fā)展由來先前數(shù)位邏輯系統(tǒng)的設(shè)計(jì)法是依照所需的規(guī)格定義出輸入輸出、列出真值表、推導(dǎo)布林等式，使用K-map或邏輯代數(shù)公式求出簡化後的邏輯方程式，之後選用標(biāo)準(zhǔn)邏輯功能IC(TTL、CMOS等)印刷電路板(PCB)上建構(gòu)電路缺點(diǎn)有使用的IC元件多，設(shè)計(jì)的整合性很低，無法得到ReliableDesignPCB面積大，系統(tǒng)電路的成本高局部設(shè)計(jì)改變時(shí)，PCB板設(shè)計(jì)re-design的空間很小為了克服上述缺點(diǎn)，PLD(ProgrammableLogicDevice)應(yīng)運(yùn)而生，它解決了大規(guī)模IC不能實(shí)現(xiàn)在大範(fàn)圍與高頻使用的缺點(diǎn)PLD發(fā)展由來先前數(shù)位邏輯系統(tǒng)的設(shè)計(jì)法是依照所需的規(guī)格定義出演進(jìn)過程全訂製程IC（FullCustomICs）從設(shè)計(jì)到製造的過程，全依客戶所委託設(shè)計(jì)的IC，得到一個(gè)最佳電路整合，在價(jià)格和性能上追求最佳的solution，但研發(fā)時(shí)間及人力花費(fèi)很高晶胞元IC（CellBaseICs）將邏輯電路中的模組以Cell方式建立，於是我們可以將設(shè)計(jì)完成之Cell儲(chǔ)存成CellLibrary，往後有需要此模組時(shí)可套用此應(yīng)用閘陣列（GateArray）由CMOS邏輯閘組成邏輯電路，在內(nèi)部使用PMOS及NMOS電晶體組成基本電路，以陣列配置，再依配線成為特定用IC。積體電路廠商提供部分完成之電晶體佈局，使用者構(gòu)成之間的連線關(guān)係演進(jìn)過程全訂製程IC（FullCustomICs）PLD（ProgrammableLogicDevice）廣義的定義包含PROM、PLA、PAL、FPGA狹義的定義只包括PAL和PLAPLD（ProgrammableLogicDevice）SPLD（SimplePLD）包括PROM、PAL、PLA。這些元件是屬於雙層邏輯，包含AND陣列及OR陣列，任何函數(shù)都可表示成積項(xiàng)之和（SumOfProduct）。三種SPLD之分類，主要基於其AND陣列或OR陣列是否可規(guī)劃。

SPLD（SimplePLD）包括PROM、PAL、PLASPLD-PROMAND陣列不可規(guī)劃,OR陣列可規(guī)劃SPLD-PROMAND陣列不可規(guī)劃,OR陣列可規(guī)劃SPLD-PLA由一串的AND閘、OR閘、反相器透過可程式開關(guān)陣列所連接起來的SPLD-PLA由一串的AND閘、OR閘、反相器透過可程SPLD-PAL可程式的OR陣列被一組從AND閘到OR閘的固定接線所取代，只能程式化欲組成的積項(xiàng)SPLD-PAL可程式的OR陣列被一組從AND閘到OR閘SPLDPLA和PAL若沒有加上外部的正反器，就無法用於循序邏輯電路。所以正反器會(huì)被加到PAL的架構(gòu)中，這種電路就稱為簡易可程式邏輯裝置SPLD(SimplePLD)。多工器(multiplexer)會(huì)加到每個(gè)輸出，用以選擇是正反器輸出或是組合電路的輸出；這些AND閘、OR閘、正反器和多工器都是用來共同驅(qū)動(dòng)每個(gè)輸出，這就是巨集格macrocell

PAL+FilpFlops+Multiplexers=SPLDSPLDPLA和PAL若沒有加上外部的正反器，就無法用於循序SPLDcont.SPLDcont.CPLD–ComplexPLD整合更多SPLDLogicBlocks及相互關(guān)係連線架構(gòu)(Switchmatrix)，具有高整合性的特點(diǎn)，故能提升性能、可靠度、降低成本、時(shí)間與PCB面積等優(yōu)點(diǎn)CPLD–ComplexPLD整合更多SPLDLogCPLDcont.CPLD是由多個(gè)SPLD組裝進(jìn)單一的IC裡XilinxXC9500的CPLD－XC95108包含了六個(gè)可組態(tài)化功能區(qū)塊(CLB)，每個(gè)CLB相當(dāng)於一個(gè)有18個(gè)巨集格、36個(gè)輸入、18個(gè)輸出的SPLD。利用每個(gè)可組態(tài)化功能區(qū)塊裡的巨集格和經(jīng)由開關(guān)矩陣去連接它們，非常複雜的多層邏輯函數(shù)就可以簡單的被建構(gòu)CPLDcont.CPLD是由多個(gè)SPLD組裝進(jìn)單一的ICCPLDcont.CPLDcont.FPGA（FieldProgrammableGateArray）應(yīng)用在設(shè)計(jì)使用者的原型機(jī)(Prototype)或少量生產(chǎn)之產(chǎn)品。FPGA內(nèi)部LogicBlock連接需依SwitchMatrix來構(gòu)成使用者的系統(tǒng)，處理速度比VLSI慢各家的FPGA構(gòu)造有相當(dāng)大的差異，可分為三大類：查表型(LUT:LookUpTables)－Xilinx,Altera,AT&T多工器型(MPX:Multiplexertype)－Actel,QuickLogic電晶體陣列型－CrossPoint以規(guī)構(gòu)架構(gòu)可分為：SRAM－Xilinx,Altera,AT&T,AtmelAnti-fuse－Actel,Cypress,QuicklogicFPGA（FieldProgrammableGateAFPGAcont.SRAM類型的FPGA具有重複程式化的優(yōu)點(diǎn)，適合用來實(shí)作邏輯設(shè)計(jì)與功能性驗(yàn)證。Anti-fuse其邏輯閘數(shù)可用性較高，應(yīng)用電路較為簡單，單價(jià)也較便宜，小量產(chǎn)品的需求較適宜FPGA產(chǎn)品主要用途包含I/O介面控制、資料路徑傳輸、暫存器介面控制、PCI介面等FPGAcont.SRAM類型的FPGA具有重複程式化的優(yōu)FPGAcont.由LUT(LookupTable)所組成的。一般的LUT只有4個(gè)輸入和一個(gè)16位元的記憶體。輸入訊號(hào)到電路後，會(huì)對(duì)應(yīng)到一個(gè)特定的記憶體位址，接著輸出此位址的內(nèi)容。任何4位元輸入的邏輯函數(shù)都能被可程式邏輯的LUT元所建立。舉例：一個(gè)4位元輸入AND閘的建構(gòu)方式法－先將所有的位元載入記憶體內(nèi)，如果所有的位元皆為1，則輸出為1，而其他的情況輸出為0在FPGA中,如XILINXXC4000系列，一個(gè)可組態(tài)邏輯區(qū)塊CLB(ConfigurableLogicBlock)是由3個(gè)LUT、2個(gè)正反器和一些控制電路所組成的FPGAcont.由LUT(LookupTable)所組FPGA–XC4000XC4000系列結(jié)構(gòu)：由許多個(gè)ConfigurableLogicCell、配線通道及開關(guān)矩陣(SwitchMatrix)及I/OBlock組成

FPGA–XC4000XC4000系列結(jié)構(gòu)：由許多個(gè)CoCAD&PLD對(duì)於一般電路，可以使用電腦模擬程式，來檢查邏輯電路的運(yùn)作情況。在正確的模擬下，用放置與繞線(place&route)或是裝配(fitter)程式，將電路上的邏輯閘和接線映射到FPGA或是CPLDIC中。使用這類的軟體，決定裝置內(nèi)的邏輯閘如何連接，進(jìn)而建構(gòu)出邏輯電路。程式的輸出是個(gè)位元串組態(tài)檔(bit-streamconfigurationfile)，能夠下載到指定的FPLD(FieldProgrammableLogicDevice)上，之後便可以執(zhí)行所設(shè)計(jì)的功能CAD&PLD對(duì)於一般電路，可以使用電腦模擬程式，來檢查邏輯數(shù)位設(shè)計(jì)程序的自動(dòng)化取得規(guī)格定義輸出輸入建立真值表導(dǎo)出布林等式建立閘層級(jí)設(shè)計(jì)模擬閘層級(jí)設(shè)計(jì)建構(gòu)數(shù)位電路除錯(cuò)數(shù)位電路可自動(dòng)化數(shù)位設(shè)計(jì)程序的自動(dòng)化取得規(guī)格定義輸出輸入建立真值表導(dǎo)出布林等PLD軟體設(shè)計(jì)流程取得規(guī)格定義輸入輸出藉由schematiceditor、statemaching、ABELeditor來設(shè)計(jì)FunctionalSimulation映射到CPLD或是FPGA模擬映射後的設(shè)計(jì)下載到XS95或XS40上使用PC和七階LED除錯(cuò)PLD軟體設(shè)計(jì)流程取得規(guī)格定義輸入輸出藉由schematicPLD軟體設(shè)計(jì)流程cont.FunctionalSimulator用來檢查已經(jīng)編譯過的設(shè)計(jì)，檢視是否與所預(yù)期相符合。如果有錯(cuò)誤，可以透過HDL編輯器、電路圖編輯器、狀態(tài)機(jī)編輯器來做修正FoundationImplementation工具把電路上所有的邏輯閘和連接轉(zhuǎn)換成netlist格式。再將netlist編譯成位元串，在這之前必須定義好專案的FlowType。在對(duì)應(yīng)到特定的FPLD結(jié)構(gòu)後，Xilinx就可以決定所有邏輯閘和繞線的延遲時(shí)間。之後就可以執(zhí)行時(shí)脈模擬器(timingsimulator)使用XSLOAD程式來下載位元串到XS40電路板偵錯(cuò)是藉由LPTCable輸入測(cè)試值到XS40board上，再由板上的七段LED的顯示來觀察outputPLD軟體設(shè)計(jì)流程cont.FunctionalSimuXC4000PINXC4000的腳位資訊如下：PINXSPORTParam44B045B146B247B348B449B532B634B7PINLEDSegment25S026S124S220S323S418S519S6XC4000PINXC4000的腳位資訊如下：PINXSPMappingDesigntoXC4000(1)在編輯好的電路圖中的IBUF/OBUF doubleclick編 輯內(nèi)容MappingDesigntoXC4000(1)在編輯MappingDesigntoXC4000(2)在ParameterFrame中Name的欄位填入LOC，Description填入 p+對(duì)應(yīng)PIN值點(diǎn)選Add按鈕新增的資 訊會(huì)加入按OK關(guān)閉對(duì)話窗LOCP+腳位MappingDesigntoXC4000(2)在PaMappingDesigntoXC4000(3)完成後電路圖上會(huì)多出參數(shù)值的註解新增Mapping參數(shù) 後記得存檔並重新 createnetlist及 exportnetlist

MappingDesigntoXC4000(3)完成後編譯邏輯設(shè)計(jì)點(diǎn)選Implement即可開始編譯編譯邏輯設(shè)計(jì)點(diǎn)選Implement即可開始編譯編譯邏輯設(shè)計(jì)cont.轉(zhuǎn)譯(Translate)：EDIFnetlist被轉(zhuǎn)換成內(nèi)部netlist格式對(duì)映(Map)：應(yīng)用各種邏輯電路最佳化的方法，目的都是用來增加電路的速度與減少邏輯閘的數(shù)目放置跟繞線(Place&Route)：在netlist裡的邏輯閘被分配到特定的CLB，所有的邏輯閘間的連線也經(jīng)由