指令subc全定制設(shè)計與實現(xiàn)-實驗報告

、SUBC功Description:subtractsrc2fromsrc1.Ifresultisgreaterthanorequaltozero,leftshiftresultandadd1toit.Placetheresultindst.Thisstepiscommonlyusedindivision.if(src1-src2>=((src1-src2)<<1)+1→dstelsesrc1<<1→dst}

、總體設(shè)計

1.0subcHighestHighest低310011低31+1.1subc1.2FrameofTopofSUBC令的實現(xiàn)需要用到加法器和數(shù)據(jù)選擇兩個操作數(shù)相加得到的最判斷選擇哪個數(shù)據(jù)，若(src1-src2)的最為0，則選(src1-src2)的低31接到dst[31:1],(src1-src2)的最高位取反連接到dst[0]；否則src1低31連dst[31:1],(src1-src2)的最取反連接到dst[0]，這樣可以巧妙的隱含了移位、加1作。當cond1執(zhí)行操作，否則，執(zhí)行空操作。、32加法器設(shè)、加法器設(shè)計原設(shè)一個n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來的進位，ci+1（i=n-1，n-2，…，1，0）是向的進位，c0是整個加法器的進位輸入，而cn是整個加法器的進位輸出。則si=ai⊕bi⊕ci ci+1ai·bici（ai⊕bi） （2-令giai· 式(2-pi 式(2-則ci+1gi 式(2-只要ai·bi=1，就會產(chǎn)生向i+1位的g為進位產(chǎn)生函數(shù)；同樣，只要ai⊕bi=1，就會把ci傳遞到i+1以稱p進位傳遞ci+1gipigi-1pipi-1gi-2pipi-1…p1g0pipi-1…p0c0式(2-6)隨著位數(shù)的增加式(3-6)會加保持三個邏輯級的深度(c1-cn-1后，和也就可由式(3-1)得出。由于初次畫版圖，為了使版圖結(jié)構(gòu)相對簡單一點，本設(shè)計采用的串行進位加法器。32位加法器結(jié)1Bits法器原理

2.0322.114bits器原2.2432bits器原2.332、選擇器電選擇器設(shè)計數(shù)據(jù)選擇器是指經(jīng)過選擇，把多個通道的數(shù)據(jù)傳送到唯一的公作用相當于多個輸入的單刀多擲開關(guān)，其示意圖如下：選擇器原理1bit選一選擇

2.4n32bits二選一選擇

2.51bit2.632bits基本門電2輸入或門原理2.7or22輸入異或門原2.8xor2輸入與門原理反相器原理

2.9and22.10inv功能驗、驗證流3.1、功能模型提取的驗證模型一般有兩種方個是從schematic導(dǎo)出CDL網(wǎng)表，建立一個verilog模型，用nanosim做對比驗證；第二個是直接從schematic導(dǎo)出verilog級代碼，然后編testbenchNc_verilog對.v下面以inv的.v文件為例介紹提取文件的流程打開schematic選擇tool下的simulation如下3.2選中NC-Verilog彈出下圖窗3.3先后按圖標 后在右上角顯示網(wǎng)表提取成功。然后在終端切schlsinv_run1文件，運行命move.shinvls查看sch下多了inv.v文件至此.v文件提取3.4inv.v、功能驗inv驗a信號是輸入，z信號是輸出，從波形結(jié)果對比符合設(shè)計要求and2驗

3.5inva、b是信號輸入，z是信號輸出，結(jié)果符合要or2驗

3.6and2a、b是信號輸入，z是信號輸出，結(jié)果符合要3.7and2xor2驗A、B是輸入信號，Yadd1加法器驗

3.8xor2A0、B0、C0入信號，S0、c1輸出信號，結(jié)果符合設(shè)計要求add4加法器驗

3.9add32加法器驗

3.10圖 32位加法器驗證波形32位數(shù)據(jù)選擇器驗A、B、SEL輸入信號，Y出信號，SEL0時選擇A信號SEL1時選擇B信號，結(jié)果符合設(shè)計要求圖 32位mux驗證波形最終SUBC指令src1和src2輸入的兩個操作數(shù)，dst是輸出信號，dat是測試激勵做黃金對比的數(shù)據(jù)，dat和dst輸出的結(jié)果相同，cond為1時圖 、時序分析方法一：(a)、導(dǎo)出subcCDL網(wǎng)圖 導(dǎo)出subc的cdl網(wǎng)圖 成功導(dǎo)出subc的cdl網(wǎng)因為原理圖是由標準單元版圖反相設(shè)計出的CDL網(wǎng)表與版圖Mos管的名稱和尺寸不一樣，要注意修改使其相一致。(b)編寫相應(yīng).sp文件，用Hspice仿真，調(diào)整管子參方法二：(a)先用前面驗證過程編寫的激勵添加如下語initialNC-verilog運行，產(chǎn)生subc.vcd文件利用前面所做實驗的方法生成subc.vec文件修改好相關(guān)配nanosim環(huán)境下運行run_nanosim生subc.fsdb件；在終端運行cscope，打開cscope波形查看工具，分別添subc.vcdsubc.fsdb對比波形，做時延分析等；、電路優(yōu)化越快越好。、laker使用簡、首先創(chuàng)建一個layout文件夾，切換到layout，執(zhí)行命令new_lakerlaker，laker命令打開laker開發(fā)環(huán)境的管理界面，如圖5.1[vlsi@vlsiDSP_SUBC]$mkdirlayout[vlsi@vlsiDSP_SUBC]$ls [vlsi@vlsiDSP_SUBC]$cdlayout[vlsi@vlsilayout]$new_laker[vlsi@vlsilayout]$ls [vlsi@vlsilayout]$laker5.1laker入一個標準單元庫std_cell_tiny_013laker裝下laker界面點擊file單importstream后彈出importstream在inputfilename中添加std_cell_tiny_013.gds，libraryname中添加庫名，在ASCIIfile中添加初始化layout文件下的laker.tf文件，其他默認，具體操作過程如圖5.2示。5.2然后，點擊圖5.1中的 5.3、創(chuàng)建一個庫，點擊圖5.1中的library再點擊new之后彈出圖5.4，輸入新建的庫名subc，在ASCIIfile下添加layout下的laker.tf文件，新建的庫存放到layout下的laker文件5.3中可以看到增加了一個庫subc5.4、版圖設(shè)計Subc1位add→4位add→16位add→32位add；再構(gòu)成1位選擇器→32位選擇器；最后構(gòu)成Subc版圖。、inv版圖及drclvs5.5是畫好的反相器版圖，再對invdrc檢查laker界面verifycalibre下的RunDRC彈出圖5.6，在rules中添加layout文件夾下的cal013.drc文件，其他選項默認，點擊run_DRC彈出圖5.7，在圖5.7左邊一豎欄顯示綠色則滿足drc計要求其他版圖設(shè)計的drc均參考inv。圖 inv版圖 drc檢查設(shè)圖 drc檢查結(jié)果報再對invlvslaker形界面點擊verifycalibre下的RunLVS彈出圖5.8，在rules中添加layout文件夾下的cal013.lvs文件，在inputs中添加生成的inv.cdl文件，點擊run_lvs彈出圖5.9，在圖5.9臉則滿足lvs計要求，其他版圖設(shè)計的lvs查均參考inv。圖 lvs檢查設(shè)、and2版圖

圖 lvs檢查結(jié)果報and2版圖的實現(xiàn)從laker標準單元（std-cell-tiny-013中調(diào)用nand2組成and2圖 and2版、or2版圖xor2版圖設(shè)

圖 or2版圖 xor2版add4版圖設(shè)add16版圖設(shè)

圖 add4版add32版圖設(shè)

圖 add16版圖 add32版32位數(shù)據(jù)選擇器版圖設(shè)圖 32位mux2版(7)final_subc版圖設(shè)圖 final_subc版實驗總

圖 lvs檢查結(jié)實驗中遇到的問題與解決辦a、剛開始考慮到盡可能少使用管子，or門采用圖6.0的電路圖，但是驗證時出現(xiàn)圖6.1的錯誤情況or門換成了圖6.2的電路圖6.1or6.2orb、在做黃金對比時，我采用如(1)代碼，當src1小于src2是，得的dst是正確的，但dat的值是錯誤的；改成(2)這種形式問題得到if((src1-dat=((src1-src2)<<1)+1;elsedat=(src1<<1);dat=((src1-elsedat=實驗收a、首先，熟悉了全定制設(shè)計的整個流程b、掌握了原理圖設(shè)計及驗證的基本方法c、進一步熟悉了Composer、NC-verilog和laker等