EDA技術(shù)實(shí)用教程課后習(xí)題答案

EDA技術(shù)實(shí)用教程課后習(xí)題答案第一章IP是什么?答：IP是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，用于ASIC或IP與EDA技術(shù)的關(guān)系是什么?答：IP在EDA技術(shù)開發(fā)中具有FPGA/CPLD中的預(yù)先設(shè)計(jì)好的電路功能模塊。十分重要的地位；與EDA技術(shù)的關(guān)系分有軟IP、固IP、硬IP：軟IP是用VHDL等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)。固IP是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。2-3敘述ASIC的設(shè)計(jì)方法。P18~19答：ASIC設(shè)計(jì)方法,按版圖結(jié)構(gòu)及制造方法分有半定制全定制方法是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。(Semi-custom)和全定制(Full-custom)兩種實(shí)現(xiàn)方法。1-1EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系?答：利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)；FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器件。FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。1-2與軟件描述語言相比，VHDL有什么特點(diǎn)?P6答：編譯器將軟件程序翻譯成基于某種特定CPU的機(jī)器代碼，這種代碼僅限于這種CPU而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足VHDL設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將VHDL(硬件描述語言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。l-3什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么?什么是綜合?答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。有哪些類型?答：(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransportLevel，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從RTL級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么?答：是核心地位（見圖1-3）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將VHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。1-4在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么?P7~10答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。1-5IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么?P11~12答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。第二章2-1敘述EDA的FPGA/CPLD設(shè)計(jì)流程。P13~16答：1.設(shè)計(jì)輸入(原理圖/HDL文本編輯)；2.綜合；3.適配；4.時(shí)序仿真與功能仿真；5.編程下載；6.硬件測(cè)試。2-2IP是什么?IP與EDA技術(shù)的關(guān)系是什么?P24~26半定制法是一種約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。2-4FPGA/CPLD在ASIC設(shè)計(jì)中有什么用途?P16,18答：FPGA/CPLD在ASIC設(shè)計(jì)中，屬于可編程ASIC的邏輯器件；使設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮短。2-5簡(jiǎn)述在基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具，及其在整個(gè)流程中的作用。P19~23答：基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具有：設(shè)計(jì)輸入編輯器（作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。）；HDL綜合器（作用：HDL綜合器根據(jù)工藝庫和約束條件信息，將設(shè)計(jì)輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡(jiǎn)優(yōu)化算法以及計(jì)算機(jī)軟件等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理）；仿真器（作用：行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證及門級(jí)系統(tǒng)的測(cè)試）；適配器（作用：完成目標(biāo)系統(tǒng)在器件上的布局和布線）；下載器（作用：把設(shè)計(jì)結(jié)果信息下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)）。第三章3-1OLMC（輸出邏輯宏單元）有何功能?說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。P34~36OLMC有何功能?答：OLMC單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的?答：GAL（通用陣列邏輯器件）是通過對(duì)其中的OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡(jiǎn)單模式），實(shí)現(xiàn)組合電路與時(shí)序電路設(shè)計(jì)的。3-2什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)?P33~34，40答：GAL、CPLD之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的PAL（可編程陣列邏輯）器件構(gòu)成。3-3什么是基于查找表的可編程邏輯結(jié)構(gòu)?P40~41答：FPGA（現(xiàn)場(chǎng)可編程門陣列）是基于查找表的可編4-2.圖3-30所示的是4選1多路選擇器，試分別用IF_THEN語句和CASE語句的表達(dá)方式寫出此電路的VHDL程序。選擇控制的信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng)s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分別執(zhí)行yyyyyNULL;ENDCASE;ENDPROCESS;ENDART;4-3.圖3-31所示的是雙2選1多路選擇器構(gòu)成的電路MUXK，對(duì)于其中MUX21A，當(dāng)s='0'和'1'時(shí)，分別有yNULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREONE;頂層文件：f_subber.VHD實(shí)現(xiàn)一位全減器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYf_subberISPORT(x,y,sub_in:INSTD_LOGIC;diffr,sub_out:OUTSTD_LOGIC);ENDENTITYf_subber;ARCHITECTUREONEOFf_subberISPONENTh_subberPORT(x,y:INSTD_LOGIC;diff,S_out:OUTSTD_LOGIC);ENDPONENT;PONENTor2aPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDPONENT;SIGNALd,e,f:STD_LOGIC;BEGINu1:h_subberPORTMAP(x=>x,y=>y,diff=>d,s_out=>e);u2:h_subberPORTMAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3:or2aPORTMAP(a=>f,b=>e,c=>sub_out);ENDARCHITECTUREONE;ENDARCHITECTUREART;4-6.根據(jù)下圖，寫出頂層文件MX3256.VHD的VHDL設(shè)計(jì)文件。4-6.答案MAX3256頂層文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYMAX3256ISPORT(INA,INB,INCK:INSTD_LOGIC;INC:INSTD_LOGIC;E,OUT:OUTSTD_LOGIC);ENDENTITYMAX3256;ARCHITECTUREONEOFMAX3256ISPONENTLK35--調(diào)用LK35聲明語句PORT(A1,A2:INSTD_LOGIC;CLK:INSTD_LOGIC;Q1,Q2:OUTSTD_LOGIC);ENDPONENT;PONENTD--調(diào)用D觸發(fā)器聲明語句PORT(D,C:INSTD_LOGIC;CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDPONENT;PONENTMUX21--調(diào)用二選一選擇器聲明語句PORT(B,A:INSTD_LOGIC;S:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDPONENT;SIGNALAA,BB,CC,DD:STD_LOGIC;BEGINu1:LK35PORTMAP(A1=>INA,A2=>INB,CLK=INCK,Q1=>AA,Q2=>BB);u2:DPORTMAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);u3:LK35PORTMAP(A1=>BB,A2=>CC,CLK=INCK,USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT16ISPORT(CLK,RST,EN:INSTD_LOGIC;CHOOSE:INBIT;SETDATA:BUFFERINTEGERRANCE65535DOWNTO0;COUT:BUFFERINTEGERRANCE65535DOWNTO0);ENDCNT16;ARCHITECTUREONEOFCNT16ISBEGINPROCESS(CLK,RST,SDATA)VARIABLEQI:STD_LOGIC_VECTOR(65535DOWNTO0);BEGINQI:=(OTHERS=>'0');IFRST='1'THEN--計(jì)數(shù)器異步復(fù)位ELSIFSET=’1’THEN--計(jì)數(shù)器一步置位QI:=SETDATA;ELSIFCLK'EVENTANDCLK='1'THEN--檢測(cè)時(shí)鐘上升沿IFEN=’1’THEN–檢測(cè)是否允許計(jì)數(shù)IFCHOOSE=’1’THEN--選擇加法計(jì)數(shù)QI:=QI+1;--計(jì)數(shù)器加一ELSEQI=QI-1;--計(jì)數(shù)器加一ENDIF;ENDIF;ENDIF;COUTDD,Q2=>OUT1)；u4:MUX21PORTMAP(B=>AA,A=>DD,S=>BB,C=>E);ENDARCHITECTUREONE;設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16位二進(jìn)制加減可控計(jì)數(shù)器。4-7.答案：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;數(shù)學(xué)上是一個(gè)無窮小量），被稱為δ延時(shí)。在VHDL中，δ有什么用處?答：在VHDL信號(hào)賦值中未給出固有延時(shí)情況下，VHDL仿真器和綜合器將自動(dòng)為系統(tǒng)中的信號(hào)賦值配置一足夠小而又能滿足邏輯排序的延時(shí)量δ；使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。6-4說明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。P128~P129答：變量：變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。變量不能將信息帶出對(duì)它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。變量的主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。信號(hào)：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，其性質(zhì)類似于連接線；可作為設(shè)計(jì)實(shí)體中并行語句模塊間的信息交流通道。信號(hào)不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對(duì)應(yīng)關(guān)系。6-5在VHDL設(shè)計(jì)中，給時(shí)序電路清零(復(fù)位)有兩種力方法，它們是什么?解：設(shè)Q定義成信號(hào)，一種方法：Q‘0’)；其中OTHERS