現代CMOS工藝基本流程課件

1現代CMOS工藝基本流程第九章工藝集成藝基本流程知識回顧2半導體襯底摻雜氧化光刻技術刻蝕技術薄膜技術工藝集成3集成電路的工藝集成：

運用各類單項工藝技術（外延、氧化、氣相沉積、光刻、擴散、離子注入、刻蝕以及金屬化等工藝）形成電路結構的制造過程。

薄膜形成光刻摻雜、刻蝕工藝集成4形成薄膜：化學反應，PVD，CVD，旋涂，電鍍；光刻：實現圖形的過渡轉移；改變薄膜：注入，擴散，退火；刻蝕：最后圖形的轉移；器件的制備：各種工藝的集成

MOS，CMOS，工藝目的：工藝的選擇5工藝條件：溫度,壓強,時間,功率,劑量,氣體流量,…工藝參數：厚度,介電常數,應力,濃度,速度,…器件參數：閾值電壓,擊穿電壓,漏電流,增益,…一、集成電路中器件的隔離6由于MOSFET的源、漏與襯底的導電類型不同，所以本身就是被PN結所隔離，即自隔離(self-isolated)；MOSFET晶體管是自隔離，可有較高的密度，但鄰近的器件會有寄生效應；LOCOS隔離7希望場區(qū)的VT大,保證寄生MOSFET的電流小于1pA；增加場區(qū)VT的方法:

場氧化層增厚:柵氧化層的7-10倍；增加場氧化區(qū)下面摻雜濃度(Channel-StopImplant，溝道阻斷注入)；LOCOS隔離工藝8氮化硅P型襯底p+p+P型襯底氮化硅p+p+SiO2LOCOS隔離工藝9Bird’sBeak10二、金屬化與與多層互連金屬及金屬性性材料在集成成電路技術中中的應用被稱稱為金屬化。。按其在集成電電路中的功能能劃分，金屬材料可分分為三大類：：MOSFET柵電極材料：：早期nMOS集成電路工藝藝中使用較多多的是鋁柵，目前CMOS集成電路工藝藝技術中最常常用的是多晶硅柵。互連材料：將芯片內的各各獨立元器件件連接成具有有一定功能的的電路模塊。。鋁是廣泛使用的的互連金屬材材料，目前在在ULSI中，銅互連金屬材料料得到了越來來越廣泛的運運用。11接觸材料：直接與半導體體接觸，并提提供與外部相相連的連接點點。鋁是一種常用的的接觸材料，，但目前應用用較廣泛的接接觸材料是硅化物，如鉑硅(PtSi)和鈷硅(CoSi2)等。集成電路中使使用的金屬材材料，除了常常用的金屬如如Al，Cu，Pt，W等以外，還包包括重摻雜多晶硅硅、金屬硅化化物、金屬合合金等金屬性材料料。2.1、集成電路對對金屬化材料料特性的要求求12與n+，p+硅或多晶硅能能夠形成歐姆接觸觸，接觸電阻小??；長時期在較高高電流密度負負荷下，抗電遷移性能要好；與絕緣體（如如SiO2）有良好的附著性；耐腐蝕；易于淀積和刻刻蝕；易于鍵合，而且鍵合點點能經受長期期工作；多層互連要求求層與層之間絕絕緣性好，不互相滲透透和擴散。131.1鋁是一種經常常被采用的金金屬互連材料料，主要優(yōu)點點是:在室溫下的電電阻率僅為2.7μΩ··cm；與n+、p+硅或多晶硅的的歐姆接觸電電阻可低至10-6Ω/cm2；與硅和磷硅玻玻璃的附著性性很好；經過短時間熱熱處理后，與與SiO2、Si3N4等絕緣層的黏黏附性很好；；易于淀積和刻刻蝕。金屬鋁膜的制制備方法鋁應用于集成成電路中的互互連引線，主主要是采用濺射方法制備備，淀積速率快快、厚度均勻勻、臺階覆蓋蓋能力強。2.1.1鋁Al/Si接觸中的幾個個物理現象(1)Si在Al中的擴散Si在Al中的溶解度比比較高，在Al與Si接觸處，在退火過程程中，會有有大量的Si原子溶到到Al中。溶解量不僅與退火火溫度下的的溶解度有有關，還與Si在Al中的擴散情情況有關。。在400-500℃退火溫度范范圍內，Si在Al薄膜中的擴擴散系數比比在晶體Al中大40倍。這是因因為Al薄膜通常為為多晶，雜雜質在晶界界的擴散系系數遠大于于在晶粒內內的擴散系系數。(2)Al與SiO2的反應Al與SiO2反應對于Al在集成電路路中的應用用十分重要要：Al與Si接觸時，可可以“吃””掉Si表面的自然然氧化層，，使Al/Si的歐姆接觸觸電阻降低低；Al與SiO2的作用改善善了集成電電路中Al引線與下面面SiO2的黏附性。。Al/Si接觸中的尖尖楔現象寬度為w，厚度為為d的鋁引引線，與硅接觸觸的接觸孔孔面積為A，如圖圖所示。尖楔現象：：由于硅在鋁鋁中的溶解解度較大，，在Al/Si接觸中，Si在Al膜的晶粒粒間界中快速速擴散離開開接觸孔的的同時，Al也會向接觸觸孔內運動動、填充因因Si離開而而留下的空空間。如果Si在接觸孔內內不是均勻勻消耗，Al就會在某些些接觸點，，像尖釘一一樣楔進Si襯底中去，，如果尖楔楔深度大于于結深，就就會使pn結失效，這這種現象就就是Al/Si接觸中的尖尖楔現象。。1、Al-Si合金金屬屬化引線為了解決Al的尖楔問題，在純Al中加入硅至至飽和，形形成Al-Si合金，代替純Al作為接觸和互連材料。。但是，在較高合金金退火溫度度時溶解在在Al中的硅，冷冷卻過程中中又從Al中析出。。硅從Al-Si合金薄膜膜中析出是Al-Si合金在集集成電路中中應用的主主要限制:2、鋁-摻雜多晶硅硅雙層金屬屬化結構淀積鋁薄膜膜之前，先先淀積一層層重磷或重重砷摻雜的多晶硅薄膜，構構成Al-重磷(砷)摻雜多晶晶硅雙層金屬化化結構。Al-摻雜多晶硅硅雙層金屬屬化結構已已成功地應應用于nMOS工藝中。。3、鋁-阻擋層結構構在鋁與硅之之間淀積一一個薄金屬層，替代重重磷摻雜多多晶硅層，阻止鋁與硅之間的作用，從從而抑制Al尖楔現象。這層金屬稱為阻擋層。為了形成好好的歐姆接接觸，一般般采用雙層結構，，硅化物作為為歐姆接觸觸，TiN、TaN或WN作為阻擋擋層。Al/Si接觸中的改改進2.2.2Cu作為互連材材料Cu的性質與與鋁不同，不能采用傳傳統(tǒng)的以鋁鋁作為互連連材料的布線工藝。以以Cu作為互連連的集成技術是是IC制造技術進進入到0.18μm及其以下時時代必須面面對的挑戰(zhàn)戰(zhàn)之之一一。。對以以Cu作作為為互互連連的的工工藝藝來來說說，，目目前前被被人人們們看看好好并并被被普普遍遍采采用用的技術術方方案案是是雙大大馬馬士士革革(DualDamascene)(雙鑲嵌嵌)工工藝藝。主要要特特點點：對任任何何一一層層進進行行互連連材材料料淀淀積積的同同時時，也也對對該該層層與與下下層層之間間的通孔孔(Via)進進行行填填充充，而CMP平整整化工工藝藝只只對對導導電電金金屬屬層層材材料料進進行行。與傳傳統(tǒng)統(tǒng)的的互互連連工工藝藝相相比比，，工藝藝步驟驟得得到到簡簡化化，，工工藝藝成成本本也也相相應應降降低低。。利用用濺濺射射和和CVD方法法對對溝溝槽槽和和通通孔孔進進行行金金屬屬Cu的填填充充淀淀積積時時，，容容易易形形成成孔孔洞洞，，抗抗電電遷遷移移能能力力差差。。因因此此在在Cu互連連集集成成工工藝藝中中，，向向通通孔孔和和溝溝槽槽中中填填充充Cu的工工藝藝，，目目前前普普遍遍采采用用的的是是具有有良良好好臺臺階階覆覆蓋蓋性性、、高高淀淀積積速速率率的的電電鍍鍍或或化化學學鍍鍍的的方方法法。電鍍鍍法法在電電鍍鍍法法填填充充Cu的工工藝藝中中，，一一般般是是采采用用CuSO4與H2SiO4的混混合合溶溶液液作為為電電鍍鍍液液，，硅硅片片與與外外電電源源的的負負極極相相接接，，通通電電后后電鍍鍍液液中中的的Cu2+由于于受受到到負負電電極極的的作作用用被被Cu籽晶晶層層吸吸引引，，從從而而實實現現了了Cu在籽籽晶晶層層上上的的淀淀積積。為了了保保證證高高可可靠靠性性、、高高產產率率及及低低電電阻阻的的通通孔孔淀淀積積，，通孔孔的的預預清清潔潔工工藝藝、勢壘壘層層和和籽籽晶晶層層的的淀淀積積工工藝藝，通通常常需需要要在在不不中中斷斷真真空空的的條條件件下下、、在同同一一個個淀淀積積系系統(tǒng)統(tǒng)中中完完成成?；瘜W學鍍鍍與與電電鍍鍍工工藝藝不不同同的的是是無無需需外外接接電電源源，，它它是是通過過金金屬屬離離子子、、還還原原劑劑、、復復合合劑劑、、pH調節(jié)節(jié)劑劑等等在在需需要要淀淀積積的的表表面面進進行行電電化化學學反反應應實實現現Cu的淀淀積積。Cu-CVD工藝藝盡管管利利用用CVD方法法向向通通孔孔和和溝溝槽槽中中填填充充Cu，可可靠靠性性比比較較差差，，但但與與電電鍍鍍或或化化學學鍍鍍工工藝藝相相比比，，采采用用CVD方法法與與CMOS工藝藝有有更更好好的的工工藝藝兼兼容容性性。。因此此，，優(yōu)優(yōu)化化Cu-CVD工藝藝，，發(fā)發(fā)展展無無空空洞洞的的厚厚膜膜淀淀積積工工藝藝，，是是Cu-CVD工藝藝的的一一個個重重要要研研究究內內容容。。三、、平平坦坦化化22在集集成成電電路路制制造造過過程程中中，，經經過過多多步步加加工工工工藝藝以以后后，，硅硅片片表表面面已已經經很很不不平平整整，，特特別別是是在在金金屬屬化化引引線線孔孔邊邊緣緣處處會會形形成成很很高高的的臺臺階階。。臺階階的的存存在在將將會會影影響響淀淀積積薄薄膜膜的的覆覆蓋蓋效效果果，，在在底底角角處處，，薄薄膜膜有有可可能能淀淀積積不不到到，，使使金金屬屬化化引引線線發(fā)發(fā)生生斷斷路路，，從從而而引引起起整整個個集集成成電電路路失失效效。。臺臺階階還還可可能能導導致致薄薄膜膜淀淀積積生生長長過過程程中中形形成成空空洞洞。。隨著互互連層層數的的增加加和工工藝特特征尺尺寸的的縮小小，對對硅片片表面面平整整度的的要求求也越越來超超高，，金屬層層和介介質層層都需需要進進行平平坦化化處理理，以以減小小或消消除臺臺階的的影響響，改改善臺臺階覆覆蓋的的效果果。23可以采采用一一些簡簡單的的方法法改善善硅片片表面面的平平整度度。例如，，對真真空蒸蒸發(fā)來來說，，改善善臺階階覆蓋蓋的方方法，，是使使用行星旋旋轉式式真空空淀積積裝置置，通過蒸蒸發(fā)源源和襯襯底相相對方方向的的連續(xù)續(xù)改變變，有有效地地消除除蒸發(fā)發(fā)死角角，從從而增增加淀淀積率率的均均勻性性。也可采采用磷硅玻玻璃(PSG)或硼磷磷硅玻玻璃(BPSG)回流，使銳銳利的的臺階階變得得平滑滑，大大大改改善臺臺階覆覆蓋狀狀況。。圖(a)是沒有有平坦坦化圖圖形；；圖(b)是第一一類平平坦化化技術術，只是使使銳利利的臺臺階改改變?yōu)闉槠交?，臺臺階高高度沒沒有減減??；圖(c)是第二二類平平坦化化技術術，可以使使銳利利的臺臺階變變?yōu)槠狡交?，，同時時臺階階高度度減小小。通過再再淀積積一層層半平坦坦化的的介質質層作作為覆覆蓋層層，即可可達到到這種種效果果，如如在多多晶硅硅上淀淀積BPSG；平坦化化技術術圖(d)是第三三類平平坦化化技術術，是是使局域達達到完完全平平坦化化，使用用犧牲牲層技技術可可以實實現局局域完完全平平坦化化；圖(e)是第四四類平平坦化化技術術，是是整個個硅片片表面面平坦坦化，，化學學機械械拋光光(CMP)方法就就是可可實現現整個個硅片片平坦坦化的的方法法。四、CMOS工工藝26CMOS，全稱稱ComplementaryMetalOxideSemiconductor，即互互補金金屬氧氧化物物半導導體，，是一一種大大規(guī)模模應用用于集集成電電路芯芯片制制造的的原料料。采采用CMOS技術可可以將將成對對的金金屬氧氧化物物半導導體場場效應應晶體體管（（MOSFET）集成成在一一塊硅硅片上上。27SiliconSubstrateP+~2um~725umSiliconEpiLayerP?選擇襯襯底晶圓的的選擇擇摻雜類類型（（N或P）電阻率率（摻摻雜濃濃度））晶向高摻雜雜(P+)的Si晶圓低摻雜雜(P?)的Si外延層層28SiliconSubstrateP+SiliconEpiLayerP?PadOxide熱氧化化熱氧化化形成一一個SiO2薄層，，厚度度約20nm高溫，，H2O或O2氣氛緩解后后續(xù)步步驟形形成的的Si3N4對Si襯底造造成的的應力力29SiliconSubstrateP+SiliconEpiLayerP-SiliconNitrideSi3N4淀積Si3N4淀積厚度約約250nm化學氣氣相淀淀積(CVD)作為后后續(xù)CMP的停止止層30SiliconSubstrateP+SiliconEpiLayerP-SiliconNitridePhotoresist光刻膠膠成形形光刻膠膠成形形厚度約約0.5~1.0um光刻膠膠涂敷敷、曝曝光和和顯影影用于隔隔離淺淺槽的的定義義31SiliconSubstrateP+SiliconEpiLayerP-SiliconNitridePhotoresistSi3N4和SiO2刻蝕Si3N4和SiO2刻蝕基于氟氟的反反應離離子刻刻蝕(RIE)32SiliconSubstrateP+SiliconEpiLayerP-SiliconNitridePhotoresistTransistorActiveAreasIsolationTrenches隔離淺槽槽刻蝕隔離淺槽槽刻蝕基于氟的的反應離離子刻蝕蝕(RIE)定義晶體體管有源源區(qū)33SiliconSubstrateP+SiliconEpiLayerP-SiliconNitrideTransistorActiveAreasIsolationTrenches除去光刻刻膠除去光刻刻膠氧等離子子體去膠膠，把光光刻膠成成分氧化化為氣體體34SiliconSubstrateP+SiliconEpiLayerP-SiliconNitrideFuturePMOSTransistorSiliconDioxideFutureNMOSTransistorNocurrentcanflowthroughhere!SiO2淀積SiO2淀積用氧化物物填充隔隔離淺槽槽厚度約為為0.5~1.0um，和淺槽槽深度和和幾何形形狀有關關化學氣相相淀積(CVD)35SiliconSubstrateP+SiliconEpiLayerP-SiliconNitrideFuturePMOSTransistorFutureNMOSTransistorNocurrentcanflowthroughhere!化學機械械拋光化學機械械拋光(CMP)CMP除去表面面的氧化化層到Si3N4層為止36SiliconSubstrateP+SiliconEpiLayerP-FuturePMOSTransistorFutureNMOSTransistor除去Si3N4除去Si3N4熱磷酸(H3PO4)濕法刻蝕蝕，約180℃℃37TrenchOxideCrossSectionBareSilicon平面視圖圖完成淺槽槽隔離(STI)38SiliconSubstrateP+SiliconEpiLayerP-FuturePMOSTransistorFutureNMOSTransistorPhotoresist光刻膠成成形光刻膠成成形厚度比較較厚，用用于阻擋擋離子注注入用于N-阱的定義義39SiliconSubstrateP+SiliconEpiLayerP-FutureNMOSTransistorPhotoresistN-WellPhosphorous(-)Ions磷離子注注入磷離子注注入高能磷離離子注入入形成局部部N型區(qū)域，，用于制制造PMOS管40SiliconSubstrateP+SiliconEpiLayerP-FutureNMOSTransistorN-Well除去光刻刻膠41PhotoresistSiliconSubstrateP+SiliconEpiLayerP-FutureNMOSTransistorN-Well光刻膠成成形光刻膠成成形厚度比較較厚，用用于阻擋擋離子注注入用于P-阱的定義義42SiliconSubstrateP+SiliconEpiLayerP-PhotoresistN-WellBoron(+)IonsP-Well硼離子注注入高能硼離離子注入入形成局部部P型區(qū)域，，用于制制造NMOS管硼離子注注入43SiliconSubstrateP+SiliconEpiLayerP-N-WellP-Well除去光刻刻膠44SiliconSubstrateP+SiliconEpiLayerP-P-WellN-Well退火退火在600~1000℃的H2環(huán)境中加加熱修復離子子注入造造成的Si表面晶體體損傷注入雜質質的電激激活同時會造造成雜質質的進一一步擴散散快速加熱熱工藝(RTP)可以減少少雜質的的擴散45TrenchOxideN-WellP-WellCrossSection完成N-阱和P-阱平面視圖圖46SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellSacrificialOxide犧牲氧化化層生長長犧牲氧化化層生長長厚度約25nm用來捕獲獲Si表面的缺缺陷47SiliconSubstrateP+SiliconEpiLayerP-P-WellN-Well除去犧牲牲氧化層層除去犧牲牲氧化層層HF溶液濕法法刻蝕剩下潔凈凈的Si表面48SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellGateOxide柵氧化層層生長柵氧化層層生長工藝中最最關鍵的的一步厚度2~10nm要求非常常潔凈，，厚度精精確(±1?)用作晶體體管的柵柵絕緣層層49SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPolysilicon多晶硅淀淀積多晶硅淀淀積厚度150~300nm化學氣相相淀積(CVD)50SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPhotoresistChannelLengthPolysilicon光刻膠成成形光刻膠成成形工藝中最最關鍵的的圖形轉轉移步驟驟柵長的精精確性是是晶體管管開關速速度的首首要決定定因素使用最先先進的曝曝光技術術——深紫外光光(DUV)光刻膠厚厚度比其其他步驟驟薄51SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPhotoresistChannelLength多晶硅刻刻蝕多晶硅刻刻蝕基于氟的的反應離離子刻蝕蝕(RIE)必須精確確的從光光刻膠得得到多晶晶硅的形形狀52SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellGateOxidePolyGateElectrode除去光刻刻膠53TrenchOxideN-WellP-WellCrossSectionPolysilicon平面視圖圖完成柵極極54SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellGateOxidePolyGateElectrodePolyRe-oxidation多晶硅氧化化多晶硅氧化化在多晶硅表表面生長薄薄氧化層用于緩沖隔隔離多晶硅硅和后續(xù)步步驟形成的的Si3N455SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPhotoresist光刻膠成形形光刻膠成形形用于控制NMOS管的銜接注注入56SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPhotoresistArsenic(-)IonsNTipNMOS管銜接注入入NMOS管銜接注入入低能量、淺淺深度、低低摻雜的砷砷離子注入入銜接注入用用于削弱柵柵區(qū)的熱載載流子效應應57SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellNTip除去光刻膠膠58SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPhotoresistNTip光刻膠成形形光刻膠成形形用于控制PMOS管的銜接注注入59SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPhotoresistBF2(+)IonsNTipPTipPMOS管銜接注入入低能量、淺淺深度、低低摻雜的BF2+離子注入銜接注入用用于削弱柵柵區(qū)的熱載載流子效應應PMOS管銜接注入入60SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellNTipPTip除去光刻膠膠61SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellSiliconNitrideThinnerHereThickerHereNTipPTipPTipSi3N4淀積積Si3N4淀積積厚度度120～180nmCVD62SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellSpacerSidewallNTipPTipPTipSi3N4刻蝕蝕Si3N4刻蝕蝕水平平表表面面的的薄薄層層Si3N4被刻刻蝕蝕，，留留下下隔隔離離側側墻墻側墻墻精精確確定定位位晶晶體體管管源源區(qū)區(qū)和和漏漏區(qū)區(qū)的的離離子子注注入入RIE63SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPhotoresistNTipPTip光刻膠成形光刻膠成形用于控制NMOS管的源/漏區(qū)注入64SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellPhotoresistArsenic(-)IonsN+DrainN+SourcePTipNMOS管源/漏注入NMOS管源/漏注入淺深度、重摻摻雜的砷離子子注入，形成成了重摻雜的的源/漏區(qū)隔離側墻阻擋擋了柵區(qū)附近近的注入65SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourcePTip除去光刻膠66SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourcePhotoresistPTip光刻膠成形光刻膠成形用于控制PMOS管的源/漏區(qū)注入67SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellBF2(+)IonsPhotoresistN+DrainN+SourceP+SourceP+DrainPMOS管源/漏注入PMOS管源/漏注入淺深度、重摻摻雜的BF2+離子注入，形形成了重摻雜雜的源/漏區(qū)隔離側墻阻擋擋了柵區(qū)附近近的注入68SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+SourceP+DrainLightlyDoped“Tips”除去光刻膠和和退火除去光刻膠和和退火用RTP工藝，消除雜雜質在源/漏區(qū)的遷移69TrenchOxidePolysiliconCrossSectionN-WellP-WellN+Source/DrainP+Source/DrainSpacer平面視圖完成晶體管源源/漏極，電子器器件形成70SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+Source除去表表面氧氧化物物除去表表面氧氧化物物在HF溶液中中快速速浸泡泡，使使柵、、源、、漏區(qū)區(qū)的Si暴露出出來71SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceTitaniumTi淀積Ti淀積厚度20~40nm濺射工工藝Ti淀積在在整個個晶圓圓表面面72SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceTitaniumSilicideUnreactedTitaniumTiSi2形成TiSi2形成RTP工藝，，N2氣氛，，800℃在Ti和Si接觸的的區(qū)域域，形形成TiSi2其他區(qū)區(qū)域的的Ti沒有變變化稱為自自對準準硅化化物工工藝(Salicide)73SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceTitaniumSilicideTi刻蝕Ti刻蝕NH4OH+H2O2濕法刻刻蝕未參加加反應應的Ti被刻蝕蝕TiSi2保留下下來，，形成成Si和金屬屬之間間的歐歐姆接接觸74SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGBPSG淀積硼磷硅玻璃璃(BPSG)淀積CVD，厚度約1umSiO2并摻雜少量量硼和磷改善薄膜的的流動性和和禁錮污染染物的性能能這一層絕緣緣隔離器件件和第一層層金屬75SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGBPSG拋光硼磷硅玻璃璃(BPSG)拋光CMP在BPSG層上獲得一一個光滑的的表面76SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGPhotoresist光刻膠成形形光刻膠成形形用于定義接接觸孔(Contacts)這是一個關關鍵的光刻刻步驟77SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGPhotoresist接觸孔刻蝕蝕接觸孔刻蝕蝕基于氟的RIE獲得垂直的的側墻提供金屬和和底層器件件的連接78SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSG除去光刻膠膠79SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGTitaniumNitrideTiN淀積TiN淀積厚度約20nm濺射工藝藝有助于后后續(xù)的鎢鎢層附著著在氧化化層上80SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGTitaniumNitrideTungsten鎢淀積鎢淀積CVD厚度不少少于接觸觸孔直徑徑的一半半填充接觸觸孔81SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlug鎢拋光鎢拋光CMP除去表面面的鎢和和TiN留下鎢塞塞填充接接觸孔82TrenchOxidePolysiliconCrossSectionN-WellP-WellN+Source/DrainP+Source/DrainSpacerContact平面視圖圖完成接觸觸孔，多多晶硅上上的接觸觸孔沒有有出現在在剖面圖圖上83SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1Ti(200?)-electromigrationshuntTiN(500??)-diffusionbarrierAl-Cu(5000?)-mainconductorTiN(500??)-antireflectivecoatingMetal1淀積第一層金屬屬淀積(Metal1)實際上由多多個不同的的層組成濺射工藝84SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1Photoresist光刻膠成形形光刻膠成形形用于定義Metal1互連85SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1PhotoresistMetal1刻蝕Metal1刻蝕基于氯的RIE由于Metal1由多層金屬屬組成，所所以需要多多個刻蝕步步驟86SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1除去光刻膠膠87TrenchOxidePolysiliconCrossSectionN-WellP-WellN+Source/DrainP+Source/DrainSpacerContactMetal1平面視圖完成第一層層互連88SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1IMD淀積金屬間絕緣緣體(IMD)淀積未摻雜的SiO2連續(xù)的CVD和刻蝕工藝藝，厚度約約1um填充在金屬屬線之間，，提供金屬屬層之間的的絕緣隔離離89SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1IMD拋光光IMD拋光光CMP90SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1Photoresist光刻刻膠膠成成形形光刻刻膠膠成成形形用于于定定義義通通孔孔(Vias)91SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1PhotoresistIMD1通孔孔刻刻蝕蝕通孔孔刻刻蝕蝕基于于氟氟的的RIE，獲獲得得垂垂直直的的側側墻墻提供供金金屬屬層層之之間間的的連連接接92SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1除去去光光刻刻膠膠93TungstenSiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1WViaPlugTiN和鎢淀積積TiN和鎢淀積積同第一層層互連94SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1WViaPlug鎢和TiN拋光鎢和TiN拋光同第一層層互連95TrenchOxidePolysiliconCrossSectionN-WellP-WellN+Source/DrainP+Source/DrainSpacerContactMetal1Via1平面視圖完成通孔96SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1WViaPlugMetal2Metal2淀積Metal2淀積類似于Metal1厚度和寬度度增加，連連接更長的的距離，承承載更大的的電流97SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1PhotoresistIMD1WViaPlugMetal2光刻膠成形形光刻膠成形形相鄰的金屬屬層連線方方向垂直，，減小層間間的感應耦耦合98SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1PhotoresistIMD1WViaPlugMetal2Metal2刻蝕Metal2刻蝕類似于Metal199SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1WViaPlugMetal2除去光刻膠100TrenchOxidePolysiliconCrossSectionN-WellP-WellN+Source/DrainP+Source/DrainSpacerContactMetal1Via1Metal2平面視圖完成第二層互互連，后面的的剖面圖將包包括右上角的的壓焊點101SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1WViaPlugPassivationMetal2鈍化層淀積鈍化層淀積多種可選的鈍鈍化層，Si3N4、SiO2和聚酰亞胺等等保護電路免受受刮擦、污染染和受潮等102SiliconSubstrateP+SiliconEpiLayerP-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGWContactPlugMetal1IMD1WViaPlugPassivationBondPadPolyGateGateOxideSilicideSpacerMetal2鈍化層成形鈍化層成形壓焊點打開，，提供外界對對芯片的電接接觸103CrossSectionTrenchOxideN+Source/DrainP+Source/DrainSpacerContactMetal1PolysiliconVia1+5VSupply