FPGA設(shè)計(jì)基礎(chǔ)可編程邏輯器件概述

第1章

可編程邏輯器件概述1.1FPGA概述1.1.1FPGA發(fā)展的簡要回顧

FPGA（FieldProgrammableGateArray）：現(xiàn)場可編程門陣列。是一種可編程的數(shù)字集成電路（IC:IntegratedCircuit）。

1、晶體管

2、通用集成電路

3、SRAM、DRAM和微處理器

4、SPLD和CPLD5、ASIC（ApplicationSpecificIntegratedCircuit）

6、Micromatrix和Micromosaic7、門陣

8、標(biāo)準(zhǔn)單元

9、FPGA10、結(jié)構(gòu)化的ASIC三種集成邏輯器件標(biāo)準(zhǔn)邏輯器件

包含：TTL74/54系列和CMOS4000/4500/74HC系列的器件。特點(diǎn)：中、小規(guī)模集成電路、速度快、型號(hào)系列齊全、廠家

眾多、價(jià)格便宜。不足：實(shí)現(xiàn)復(fù)雜的邏輯功能時(shí)，電路龐大、連線增多、可靠

性降低。微處理器與微控制器

特點(diǎn)：大規(guī)模、超大規(guī)模集成電路、其性能已不能單憑器件

本身的電路結(jié)構(gòu)評估，需要配備相應(yīng)的軟件才能形成

一個(gè)整體。不足：在某些對工作速度有特別要求的場合，此類器件的弱

點(diǎn)就表現(xiàn)出來。專用集成電路ASIC

ASIC是面向用戶實(shí)用目的而專門設(shè)計(jì)的一種集成電路，其宗旨在于優(yōu)化電路的性能，提高電路的集成度，增強(qiáng)電路芯片的接口能力，同時(shí)，其設(shè)計(jì)周期和開發(fā)成本又為用戶能接受。通常電路邏輯功能復(fù)雜。數(shù)字電路中由18片IC組成的數(shù)字鐘單片IC（單片機(jī)）電子鐘

單片IC（FPGA）電子鐘講授提綱基本概念GAL、FPGA/CPLD等器件特點(diǎn)Altera和Xilinx廠家產(chǎn)品介紹ISP和JTAG技術(shù)基本概念EDA——電子設(shè)計(jì)自動(dòng)化

PLD——可編程器件SPLD——簡單可編程器件GAL——通用陣列邏輯CPLD——復(fù)雜可編程器件

ASIC——專用集成電路

FPGA——現(xiàn)場可編程門陣列SOPC——片上可編程系統(tǒng)SOC——片上系統(tǒng)ISP——在系統(tǒng)可編程JTAG——聯(lián)合測試行動(dòng)小組電子設(shè)計(jì)自動(dòng)化——EDAEDA——ElectronicDesignAutomation概念由來電子設(shè)計(jì)自動(dòng)化EDA是從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測試）、CAE（計(jì)算機(jī)輔助工程）等概念發(fā)展而來。電子設(shè)計(jì)自動(dòng)化——EDA發(fā)展歷程（1）電子CAD階段

20世紀(jì)70年代，屬EDA技術(shù)發(fā)展初期。利用計(jì)算機(jī)、二維圖形編輯與分析的CAD工具，完成布圖布線等高度重復(fù)性的繁雜工作。典型設(shè)計(jì)軟件如Tango布線軟件。

（2）計(jì)算機(jī)輔助工程設(shè)計(jì)（CAE）階段

20世紀(jì)80年代初，出現(xiàn)了低密度的可編程邏輯器件（PAL和GAL），相應(yīng)的EDA開發(fā)工具主要解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。

80年代后期，EDA工具已經(jīng)可以進(jìn)行初級(jí)的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。電子設(shè)計(jì)自動(dòng)化——EDA（3）電子設(shè)計(jì)自動(dòng)化（EDA）階段

20世紀(jì)90年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強(qiáng)大的全線EDA工具。具有較強(qiáng)抽象描述能力的硬件描述語言（VHDL、VerilogHDL）及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開發(fā)（即SOC－SystemOnaChip片上系統(tǒng)集成）。EDA概念發(fā)展

EDA廣義定義：半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化、可編程器件設(shè)計(jì)自動(dòng)化、電子系統(tǒng)設(shè)計(jì)自動(dòng)化、印刷電路板設(shè)計(jì)自動(dòng)化、仿真與測試、故障診斷自動(dòng)化形式驗(yàn)證自動(dòng)化統(tǒng)稱為EDA工程

一、傳統(tǒng)設(shè)計(jì)方法：自下而上（Bottom-up)的設(shè)計(jì)方法，是以固定功能元件為基礎(chǔ)，基于電路板的設(shè)計(jì)方法。固定功能元件電路板設(shè)計(jì)完整系統(tǒng)構(gòu)成系統(tǒng)調(diào)試、測試與性能分析系統(tǒng)功能需求傳統(tǒng)設(shè)計(jì)方法和EDA方法的區(qū)別：輸入輸出

1.設(shè)計(jì)依賴于設(shè)計(jì)師的經(jīng)驗(yàn)。

2.設(shè)計(jì)依賴于現(xiàn)有的通用元器件。

3.設(shè)計(jì)后期的仿真不易實(shí)現(xiàn)和調(diào)試復(fù)雜。

4.自下而上設(shè)計(jì)思想的局限。

5.設(shè)計(jì)實(shí)現(xiàn)周期長，靈活性差，耗時(shí)耗力，效率低下。

傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn)：

二、

EDA方法：自上而下（Top-Down)的設(shè)計(jì)方法。其方案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線、性能仿真、器件編程等均由EDA工具一體化完成。設(shè)計(jì)思想不同：自上而下（Top-Down)的設(shè)計(jì)方法。自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模快，層層分解，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿足系統(tǒng)指標(biāo)。系統(tǒng)功能需求功能級(jí)描述功能級(jí)仿真邏輯綜合、優(yōu)化、布局布線定時(shí)仿真、定時(shí)檢查輸出門級(jí)網(wǎng)表ASIC芯片投片、PLD器件編程、測試ASIC:ApplicationSpecificIntegratedCircuits,PLD:ProgrammableLogicDevices三、傳統(tǒng)方法與EDA方法比較：

傳統(tǒng)方法1.從下至上2.通用的邏輯元、器件3.系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試4.主要設(shè)計(jì)文件是電路原理圖

EDA方法1.自上至下2.可編程邏輯器件3.系統(tǒng)設(shè)計(jì)的早期進(jìn)行仿真和修改4.多種設(shè)計(jì)文件，發(fā)展趨勢以HDL描述文件為主5.降低硬件電路設(shè)計(jì)難度

EDA技術(shù)極大地降低硬件電路設(shè)計(jì)難度，提高設(shè)計(jì)效率，是電子系統(tǒng)設(shè)計(jì)方法的質(zhì)的飛躍。EDA技術(shù)的主要內(nèi)容實(shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷≒LD:ProgrammableLogicDevice）描述方式：硬件描述語言（HDL:Harddescripation

Lauguage)VHDL、VerlogHDL等設(shè)計(jì)工具：開發(fā)軟件、開發(fā)系統(tǒng)硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng)專用集成電路——ASIC

ApplicationSpecificIntegratedCircuit

基本概念

專用集成電路——專門限定的某一種或某幾種特定功能的產(chǎn)品或應(yīng)用而設(shè)計(jì)的芯片。

全定制——芯片內(nèi)部各種掩膜全部是按特定功能專門制造，用戶不能更改。半定制——芯片內(nèi)部預(yù)制好晶體管單元電路，只剩金屬連線層的掩膜有待按照具體要求進(jìn)行設(shè)計(jì)和制造?？删幊獭脩艨梢杂瞄_發(fā)工具按照自己的設(shè)計(jì)對可編程器件編程，以實(shí)現(xiàn)特定邏輯功能。ASIC發(fā)展趨勢向高集成度、高速度方向進(jìn)一步發(fā)展最高集成度已達(dá)到千萬門向低電壓和低功耗方向發(fā)展，5V3.3V2.5V1.8V更低內(nèi)嵌多種功能模塊（軟核、固核、硬核）RAM，ROM，F(xiàn)IFO，DSP，CPU，Transceiver向數(shù)、?；旌峡删幊谭较虬l(fā)展ASIC發(fā)展趨勢

最小尺寸越來越小

集成度越來越高

速度越來越快

ASIC主要特點(diǎn)

降低了產(chǎn)品的成本。用ASIC來設(shè)計(jì)和改造電子產(chǎn)品大幅度地減少印制板的面積和接插件，減低裝配和調(diào)試費(fèi)用提高產(chǎn)品的可靠性提高了產(chǎn)品的保密程度和競爭能力降低了電子產(chǎn)品的功耗提高電子產(chǎn)品的工作速度大大減少了電子產(chǎn)品的體積和重量工藝先進(jìn)用戶可編程性及在系統(tǒng)升級(jí)有利于芯片研發(fā)

1.1.2FPGA與ASICASIC和專用設(shè)備有關(guān)，一臺(tái)專用設(shè)備就對應(yīng)著一種專用的IC，即ASIC。體積小可靠性高保密性強(qiáng)成本低FPGA目前也得到廣泛的應(yīng)用：作為ASIC使用作為ASIC的驗(yàn)證1.2可編程器件的基本概念指可編程開關(guān)的類型：1、熔絲鏈技術(shù)2、反熔絲技術(shù)3、可編程只讀存儲(chǔ)器（ProgrammableReadOnlyMemery）4、EPROM技術(shù)5、E2PROM技術(shù)6、Flash技術(shù)7、靜態(tài)RAM技術(shù)1.3簡單可編程器件（SPLD）的結(jié)構(gòu)

簡單PLD的基本結(jié)構(gòu)可編程邏輯器件——PLD基本概念

可編程邏輯器件（ProgrammableLogicDevice）簡稱PLD，是由“與”陣列和“或”陣列組成，能有效的以“積之和”的形式實(shí)現(xiàn)布爾邏輯函數(shù)?；绢愋?/p>

㈠.可編程只讀存儲(chǔ)器PROM㈡.可編程邏輯陣列PLA㈢.可編程陣列邏輯PAL㈣.通用陣列邏輯GAL

可編程只讀存儲(chǔ)器PROM

PROM內(nèi)部結(jié)構(gòu)為“與”陣列固定，“或”陣列可編程

最早的SPLD基于熔絲、EPROM、E2PROM可編程邏輯陣列PLA

PLA內(nèi)部結(jié)構(gòu)為“與”、“或”陣列皆可編程

缺點(diǎn)：1、價(jià)格貴2、編程復(fù)雜3、資源利用率低可編程陣列邏輯PAL

PAL內(nèi)部結(jié)構(gòu)為“與”陣列可編程，“或”陣列固定

缺點(diǎn)：1、熔絲工藝，一旦編程不能修改2、輸出固定，不能編程3、型號(hào)太多，選擇不便通用陣列邏輯GAL

GAL是在PAL基礎(chǔ)上，采用高速電可擦寫CMOS工藝，可以重復(fù)編程、加密邏輯器件。二者最大差別：

GAL內(nèi)部有輸出邏輯宏單元OLMC，輸出可以由用戶定義，因此，一種GAL可以替代幾十種PAL器件輸出邏輯宏單元OLMC

（OutputLogicMacroCell）

一般邏輯器件輸出口大多表現(xiàn)為緩沖器/驅(qū)動(dòng)器，一旦器件定型，用戶不能對它作任何改變。

GAL器件作為一種通用的可編程邏輯器件，除了“與”陣列可編程改寫，還對輸出端口設(shè)計(jì)了可重新改變結(jié)構(gòu)和功能的輸出邏輯宏單元。舉例：GAL16V8

四種簡單PLD電路的結(jié)構(gòu)特點(diǎn)類型陣

列

輸出方式與

或

PROMFPLAPALGAL固定

可編程

可編程

可編程

可編程

可編程

固定

固定

TS（三態(tài)）、

OC（可熔極性）

TS、

OCTS、

I/O、

寄存器

反饋用戶定義

PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片極大減小電路的面積，降低功耗，提高可靠性具有完善先進(jìn)的開發(fā)工具提供語言、圖形等設(shè)計(jì)方法，十分靈活通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級(jí)靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開發(fā)時(shí)間保密性好PLD器件的分類－－按集成度低密度(1970—1985，密度<700等效門)PROM,EPROM,EEPROM,PLA,PAL,GAL只能完成較小規(guī)模的邏輯電路高密度(尤其90年代后期)EPLD,CPLD,FPGA可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（SystemOnaChip）page16PLD器件的分類－－按編程工藝 熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設(shè)計(jì)初期階段不靈活SRAM－－大多數(shù)公司的FPGA器件可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM用于保存程序EEPROM－－大多數(shù)CPLD器件可反復(fù)編程不用每次上電重新下載，但相對速度慢，功耗較大主流PLD生產(chǎn)廠家最大的PLD供應(yīng)商之一FPGA的發(fā)明者，最大的PLD供應(yīng)商之一ISP技術(shù)的發(fā)明者提供軍品及宇航級(jí)產(chǎn)品page181.4復(fù)雜可編程邏輯器件CPLD

——ComplicatedProgrammableLogicDevice

三大部分：I/O塊，F(xiàn)B（功能塊）和互連矩陣

CPLD三個(gè)組成部分IOB輸入輸出功能塊LAB邏輯陣列塊（宏單元、擴(kuò)展乘積項(xiàng)）PIA可編程互聯(lián)陣列CPLD特點(diǎn)

CPLD是由PAL或GAL發(fā)展而來，是由可編程邏輯的功能塊圍繞一個(gè)位于中心和延時(shí)固定的可編程互連矩陣構(gòu)成。不采用分段互連方式，具有較大的時(shí)間可預(yù)測性。采用EEPROM工藝CPLD延伸出2個(gè)發(fā)展趨勢：可擦除PLD和現(xiàn)場可編程門陣列FPGA。

1、復(fù)雜可編程邏輯器件CPLDAltera公司典型的CPLD器件MAX7000MAX7000A器件基本結(jié)構(gòu)MAX7000LAB的結(jié)構(gòu)宏單元宏單元可以單獨(dú)配置成時(shí)序邏輯/組合邏輯工作方式，EPLD的宏單元與I/O引腳做在一起“輸出邏輯宏單元”，CPLD的宏單元一般在內(nèi)部“內(nèi)部宏單元”。宏單元由邏輯與陣列、乘積項(xiàng)選擇陣列和可編程寄存器三部分組成。每個(gè)宏單元有兩個(gè)輸出，分別到行/列快速通道、反饋回LAB局部互連陣列。宏單元內(nèi)部結(jié)構(gòu)可編程觸發(fā)器宏單元的三大作成部分I/O單元IOB由I/O寄存器、輸出緩沖器和MUX組成可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式能提供適當(dāng)?shù)尿?qū)動(dòng)電流降低功耗，防止過沖和減少電源噪聲支持TTL和CMOS多種接口電壓標(biāo)準(zhǔn)5V、3.3V、internal2.5V,I/O3.3V0.18um,internal1.8V,I/O2.5Vand3.3VMAX7000A的I/O控制塊2、現(xiàn)場可編程陣列ＦＰＧＡ內(nèi)部結(jié)構(gòu)由三個(gè)部分組成：可編程邏輯塊（CLB）可編程輸入輸出模塊（IOB）可編程內(nèi)部互連資源（PIR）FPGA的基本結(jié)構(gòu)FPGA之可編程邏輯塊（CLB）CLB（ConfigurableLogicBlock）是FPGA的主要組成部分，是實(shí)現(xiàn)邏輯函數(shù)功能的基本單元。兩種基本結(jié)構(gòu)：基于MUX、基于LUT（目前多使用4輸入LUT結(jié)構(gòu)）不同廠家稱謂不同，Altera稱之為“邏輯陣列塊”LAB，Xilinx稱之謂“可配置邏輯塊”CLB。結(jié)構(gòu)組成上略有不同，但原理概念上是一樣的。Page20

XC4000的IOB基本結(jié)構(gòu)FPGA之可編程的互連資源PIR用于實(shí)現(xiàn)FPGA內(nèi)部CLB之間以及CLB與IOB的可編程連接。PIR包括各種長度的金屬連線線段和可編程連接開關(guān)。有三種長度的連線，單長度線、雙長度線和長線。Page21

XC4000的單長度線和雙長度線結(jié)構(gòu)

XC4000的PSM結(jié)構(gòu)

XC4000的長線連接結(jié)構(gòu)FPGA之可配置I/O模塊（IOB）和CPLD一樣，用作為芯片內(nèi)部邏輯與外引腳的接口，每個(gè)IOB對應(yīng)一個(gè)引腳，可單獨(dú)配置成輸入/輸出或雙向?qū)傩?。FPGA中的嵌入式陣列（EAB）可靈活配置的RAM塊用途實(shí)現(xiàn)比較復(fù)雜的函數(shù)的查找表，如正弦、余弦等?？蓪?shí)現(xiàn)多種存儲(chǔ)器功能，如RAM，ROM，雙口RAM，F(xiàn)IFO，Stack等靈活配置方法：256×8，也可配成512×4Page32FPGA中的嵌入式陣列（EAB）可靈活配置的RAM塊用途實(shí)現(xiàn)比較復(fù)雜的函數(shù)的查找表，如正弦、余弦等?？蓪?shí)現(xiàn)多種存儲(chǔ)器功能，如RAM，ROM，雙口RAM，F(xiàn)IFO，Stack等靈活配置方法：256×8，也可配成512×4FLEX10K器件結(jié)構(gòu)３、FPGA和CPLD的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)Product－termLook－upTable編程存儲(chǔ)內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合更適合于組合邏輯更適合于時(shí)序邏輯器件延時(shí)（均勻連續(xù)布線）可預(yù)測（分段式布線）不可預(yù)測其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密FPGA與CPLD的區(qū)別FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。FPGA與CPLD的區(qū)別FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。FPGA與CPLD的區(qū)別FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的“與或陣列”較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。FPGA與CPLD的區(qū)別FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時(shí)不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速且具有固定延時(shí)的通路。CPLD的延時(shí)較小。4、分類5、FPGA的設(shè)計(jì)流程及設(shè)計(jì)方法5.1、設(shè)計(jì)流程

自上而下設(shè)計(jì)系統(tǒng)硬件的過程FPGA設(shè)計(jì)流程1、系統(tǒng)設(shè)計(jì)（制定系統(tǒng)規(guī)范）手工完成定義整個(gè)系統(tǒng)完成的功能。平衡各方面的因素，對整個(gè)系統(tǒng)確定大體規(guī)劃和整體設(shè)計(jì)方案。表現(xiàn)形式：《系統(tǒng)整體規(guī)范》文檔。2、模塊設(shè)計(jì)手工完成

依據(jù)《系統(tǒng)整體規(guī)范》采用Top—Down的設(shè)計(jì)方法，逐步細(xì)化將系統(tǒng)劃分為若干個(gè)相對完整，功能相對獨(dú)立的功能模塊。（模塊之間的邏輯關(guān)系和層次關(guān)系以及模塊間接口約定）表現(xiàn)形式：《系統(tǒng)詳細(xì)設(shè)計(jì)方案》文檔。原理圖輸入使用元件符號(hào)和連線等描述比較直觀，但設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)時(shí)則顯得繁瑣HDL語言輸入邏輯描述功能強(qiáng)成為國際標(biāo)準(zhǔn)，便于移植FPGA設(shè)計(jì)流程3、設(shè)計(jì)輸入手工完成綜合、優(yōu)化和映射借助EDA工具自動(dòng)完成優(yōu)化：將邏輯化簡，去除冗余項(xiàng)，減少設(shè)計(jì)所耗用的資源。綜合：將模塊化層次化設(shè)計(jì)的多個(gè)文件合并為一個(gè)網(wǎng)表，使設(shè)計(jì)層次平面化。把設(shè)計(jì)分為多個(gè)適合特定器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式。布局與布線，生成編程文件借助EDA工具自動(dòng)完成將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接生成可供器件編程使用的數(shù)據(jù)文件。4、設(shè)計(jì)處理

5、模擬仿真功能仿真借助EDA工具手工完成不考慮信號(hào)傳輸和器件的延時(shí)，仿真系統(tǒng)邏輯功能是否符合系統(tǒng)規(guī)范。時(shí)序仿真借助EDA工具手工完成考慮信號(hào)傳輸和器件的延時(shí)，仿真系統(tǒng)邏輯功能是否仍符合系統(tǒng)規(guī)范。（不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線延時(shí)也會(huì)有比較大的不同）在線驗(yàn)證借助各種儀表手工完成利用實(shí)現(xiàn)手段測試器件最終功能和性能指標(biāo)?？删幊踢壿嬈骷O(shè)計(jì)流程ALTERA開發(fā)軟件

MAX+PLUSII

一種最優(yōu)秀的PLD開發(fā)平臺(tái)之一，適合開發(fā)中小規(guī)模PLD/FPGA。

QuartusII

新一代FPGA/PLD開發(fā)軟件，適合新器件和大規(guī)模FPGA的開發(fā)，將逐步取代MaxplusII。

HDL綜合工具

MaxplusIIAdvanceSynthsis：語言綜合工具。

SOPCBuilder：配合QuartusII，完成集成CPU的FPGA芯片的開發(fā)工作。

DSPBuilder：QuartusII與Matlab的接口，利用IP核在Matlab中快速完成數(shù)字信號(hào)處理的仿真和最終FPGA實(shí)現(xiàn)

主流芯片

MAX7000/MAX3000

5v/3.3vEEPROM工藝PLD（CPLD），是Altera公司銷量最大的產(chǎn)品，已生產(chǎn)5000萬片，從32個(gè)到1024個(gè)宏單元。MAX3000A是Altera公司99年推出的3.3v低價(jià)格EEPROM工藝PLD，從32個(gè)到512個(gè)宏單元，結(jié)構(gòu)與MAX7000基本一樣。

FLEX10K/ACEX1K

FLEX10K是98推出的2.5v的SRAM工藝PLD（FPGA），從3萬門到25萬門，主要有10K30E,10K50E,10K100E,帶嵌入式存儲(chǔ)塊（EAB）10KE目前也已使用較少，逐漸被ACEX1K和Cyclone取代。ACEX1K是2000年推出的2.5v低價(jià)格SRAM工藝PLD，結(jié)構(gòu)與10KE類似，帶嵌入式存儲(chǔ)塊（EAB）部分型號(hào)帶PLL，主要有1K10,1K30,1K50,1K100。

Stratix

Altera最新一代SRAM工藝大規(guī)模FPGA，集成硬件乘加器，芯片內(nèi)部結(jié)構(gòu)比Altera以前的產(chǎn)品有很大變化。

Cyclone（颶風(fēng)）

Altera最新一代SRAM工藝中等規(guī)模FPGA，與Stratix結(jié)構(gòu)類似，是一種低成本FPGA系列，配置芯片也改用新的產(chǎn)品。StratixGXMercury的下一代產(chǎn)品，基于Stratix器件的架構(gòu)，集成3.125G高速傳輸接口，用于高性能高速系統(tǒng)設(shè)計(jì)。Nois軟處理器

Verilog編寫的一個(gè)32位/16位可編程CPU核，可以集成到各種FPGA中，Altera提供免費(fèi)開發(fā)軟件用于軟件和硬件開發(fā)

FPGA的發(fā)明者，老牌PLD公司，是最大可編程邏輯器件供應(yīng)商之一。99年Xilinx收購了Philips的PLD部門。ISE

Xilinx公司最新的集成開發(fā)的工具

Foundation

Xilinx公司早期的開發(fā)工具，逐步被ISE取代。ISEWebpack

Xilinx提供的免費(fèi)開發(fā)軟件，功能比ISE少一些，可以從Xilinx網(wǎng)站下載。WebFitter

一個(gè)免費(fèi)的在線開發(fā)工具，無需安裝，可以開發(fā)小規(guī)模CPLD。Xilinx開發(fā)軟件：主流芯片

XC9500Flash工藝PLD，分XC95005V器件、XC9500XL3.3V器件和XC9500XV2.5V器件。SPARTAN系列中等規(guī)模SRAM工藝FPGAVirtex/Virtex-E

大規(guī)模SRAM工藝FPGA。SpartanIII

最新一代FPGA產(chǎn)品，結(jié)構(gòu)與VirtexII類似，90nm工藝，已于2004年量產(chǎn)。

在系統(tǒng)編程技術(shù)ISPInSystemProgram對PLD的邏輯功能可隨時(shí)進(jìn)行修改，由Lattice公司率先發(fā)明。優(yōu)點(diǎn)：方便硬件的調(diào)試方便硬件版本的升級(jí)，類似于軟件升級(jí)Page46在系統(tǒng)編程技術(shù)

ISPInSystemProgrammablePage47大規(guī)模、超