數(shù)字電子技術(shù)第四章-組合邏輯電路

第四章組合邏輯電路

4.1概述

4.2組合邏輯電路的分析與設(shè)計

4.3常用組合邏輯電路4.4組合邏輯電路的競爭與冒險

4.1概述一、組合電路的特點=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）1.邏輯功能特點

電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與原來的狀態(tài)無關(guān)。2.電路結(jié)構(gòu)特點(1)輸出、輸入之間沒有反饋延遲電路(2)不包含記憶性元件(觸發(fā)器)，僅由門電路構(gòu)成I0I1In-1Y0Y1Ym-1組合邏輯電路第四章組合邏輯電路二、組合電路邏輯功能表示方法真值表，卡諾圖，邏輯表達式，時間圖(波形圖)三、組合電路分類1.按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲器2.按開關(guān)元件不同：CMOSTTL3.按集成度不同：SSIMSILSIVLSI4.2組合邏輯電路的分析與設(shè)計4.2.1組合邏輯電路的分析一、分析步驟邏輯圖邏輯表達式化簡真值表說明功能分析目的：(1)確定輸入變量不同取值時功能是否滿足要求；(3)得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達式，以便用MSI、

LSI實現(xiàn)；(4)得到其功能的邏輯描述，以便用于包括該電路的系統(tǒng)分析。(2)變換電路的結(jié)構(gòu)形式(如：與或與非-與非)；二、分析舉例[例]分析圖中所示電路的邏輯功能表達式真值表ABCY000001010011ABCY10010111011111000000功能判斷輸入信號極性是否相同的電路—符合電路ABC&&≥1[解][例]分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。&&&&&&&&&&&&ABCDY[解]1.逐級寫輸出函數(shù)的邏輯表達式WX&&&&&&&&&&&&ABCDYWX2.化簡3.列真值表ABCDABCDYY000000010010001101000101011001111000100110101011110011011110111111111111000000004.功能說明：當(dāng)輸入四位代碼中1的個數(shù)為奇數(shù)時輸出為1，為偶數(shù)時輸出為0—檢奇電路。真值表用與非門實現(xiàn)

電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。電路的邏輯功能4.2.1組合電路的分析方法解：（1）由電路圖得表達式（2）列出真值表例：試分析下圖所示邏輯電路的功能。=1G2B2=1G1B1=1G0B0G3B34.2.1組合電路的分析方法自然二進制碼格雷碼

B3B2B1B0

G3G2G1G000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000（2）列出真值表（1）由電路圖得表達式

本電路是自然二進制碼至格雷碼的轉(zhuǎn)換電路。（3）分析功能4.2.1組合電路的分析方法注意：利用此式時對碼位序號大于（n-1）的位應(yīng)按0處理，如本例碼位的最大序號i=3，故B4應(yīng)為0，才能得到正確的結(jié)果。推廣到一般，將n位自然二進制碼轉(zhuǎn)換成n位格雷碼：Gi=Bi⊕Bi+1（i=0、1、2、…、n-1）自然二進制碼至格雷碼的轉(zhuǎn)換4.2.1組合電路的分析方法4.2.2組合邏輯電路的設(shè)計一、設(shè)計步驟邏輯抽象列真值表寫表達式化簡或變換畫邏輯圖邏輯抽象：1.根據(jù)因果關(guān)系確定輸入、輸出變量2.狀態(tài)賦值—用0

和1

表示信號的不同狀態(tài)3.根據(jù)功能要求列出真值表

根據(jù)所用元器件(分立元件或集成芯片)的情況將函數(shù)式進行化簡或變換?；喕蜃儞Q：（1）設(shè)定變量：二、設(shè)計舉例

[例]

設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解]輸入A、B、C

，輸出Y（2）狀態(tài)賦值：A、B、C=0表示輸入信號為低電平Y(jié)=0表示

輸入信號中多數(shù)為低電平1.邏輯抽象A、B、C=1表示

輸入信號為高電平Y(jié)=1表示

輸入信號中多數(shù)為高電平2.列真值表ABCY000001010011100101110111000101113.寫輸出表達式并化簡最簡與或式最簡與非-與非式4.畫邏輯圖—用與門和或門實現(xiàn)ABYC&&≥1&—用與非門實現(xiàn)&[例]設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。[解]

1.邏輯抽象輸入變量：1--亮0--滅輸出變量：R（紅）Y（黃）G（綠）Z（有無故障）1--有0--無列真值表RYGZ000001010011100101110111100101112.卡諾圖化簡RYG0100011110111113.畫邏輯圖&1&&&11≥1RGYZ4.3.1編碼器編碼：用文字、符號或者數(shù)字表示特定對象的過程（用二進制代碼表示不同事物）二進制編碼器二—十進制編碼器分類：普通編碼器優(yōu)先編碼器2n→n10→4或Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖4.3常用組合邏輯電路一、二進制編碼器用n

位二進制代碼對N=2n

個信號進行編碼的電路3位二進制編碼器(8線-3線)編碼表函數(shù)式Y(jié)2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7輸入輸出

I0I7是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二進制編碼器I0I1I6I7Y2Y1Y0I2I4I5I3函數(shù)式邏輯圖—用或門實現(xiàn)—用與非門實現(xiàn)Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y2優(yōu)先編碼：允許幾個信號同時輸入，但只對優(yōu)先級別最高的進行編碼。優(yōu)先順序：I7I0編碼表輸入輸出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

11000000

101100000

1010000000

10010000000

1000函數(shù)式2.3位二進制優(yōu)先編碼器輸入輸出為原變量邏輯圖輸入輸出為反變量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I0用4位二進制代碼對0~9

十個信號進行編碼的電路1.8421BCD編碼器2.8421BCD優(yōu)先編碼器3.集成10線-4線優(yōu)先編碼器（7414774LS147）三、幾種常用編碼1.二-十進制編碼8421碼余3碼2421碼5211碼余3循環(huán)碼右移循環(huán)碼循環(huán)碼（反射碼或格雷碼）ISO碼ANSCII（ASCII）碼二、二-十進制編碼器2.其他二-十進制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3例4.3.1:用兩片8線-3線優(yōu)先編碼器

16線-4線優(yōu)先編碼器其中，的優(yōu)先權(quán)最高···編碼器邏輯功能的擴展?fàn)顟B(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)編碼器邏輯功能的擴展第一片為高優(yōu)先權(quán)只有(1)無編碼輸入時，(2)才允許工作第(1)片時表示對的編碼低3位輸出應(yīng)是兩片的輸出的“或”編碼器邏輯功能的擴展編碼器邏輯功能的擴展000111110編碼器邏輯功能的擴展0000011101（一）二進制譯碼器譯碼：將輸入的二值代碼轉(zhuǎn)換成對應(yīng)的高、低電平信號。因此，它是編碼的反操作。分類：二進制譯碼器二——十進制譯碼器顯示譯碼器4.3.2譯碼器

設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。

輸入n位二進制代碼A0Y0A1An-1Y1Ym-1二進制譯碼器……輸出m個信號m=2n1.3位二進制譯碼器(3線–8線)真值表函數(shù)式A0Y0A1A2Y1Y73位二進制譯碼器…00000001

000000100000010000001000000100000010000001000000100000000000010100111001011101113線—8線譯碼器用二極管與門陣列組成的3線－8線譯碼器0001111邏輯函數(shù)式第三步：邏輯圖電路特點：與門組成的陣列3線—8線譯碼器3線—8線譯碼器用二極管與門陣列組成的3線－8線譯碼器0101111低電平輸出附加控制端集成二進制譯碼器74HC138集成3線–8線譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7輸入輸出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111集成二進制譯碼器74HC138

Yi’=mi’如Y7’=（A2A1A0）’例4.3.2：用74HC138（3線—8線譯碼器）擴展成

4線—16線譯碼器。利用附加控制端進行擴展利用附加控制端進行擴展D3=0D3=1利用附加控制端進行擴展D0～D3：譯碼輸入第一片工作：D3～D0：0000～0111，

Z0’～Z7’譯碼輸出第二片工作：D3～D0：1000～1111，Z8’～Z15’譯碼輸出1111111111111111二進制譯碼器的級聯(lián)兩片3線–8線4線-16線Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有輸出無輸出1禁止工作無輸出有輸出07815三片3線-8線5線-24線（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………1功能特點：輸出端提供全部最小項電路特點：與門(原變量輸出)與非門(反變量輸出)4.二進制譯碼器的主要特點（二）二—十進制譯碼器功能：將輸入的二—十進制碼（BCD碼）轉(zhuǎn)換為代表0—9這十個數(shù)的電平信號

。二—十進制碼（BinaryCodedDecimal)多為四位碼。常用代碼見下表：4.3.2譯碼器特點：輸入是十進制數(shù)的4位二進制編碼（8421BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。8421BCD碼譯碼器

把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。4.3.2譯碼器真值表8421BCD碼譯碼器邏輯表達式邏輯圖8421BCD碼譯碼器將與門換成與非門，則輸出為反變量，即為低電平有效。8421BCD碼譯碼器集成8421BCD碼譯碼器74HC42集成8421BCD碼譯碼器74HC42譯碼為0拒絕偽碼集成8421BCD碼譯碼器74HC42數(shù)字顯示器件數(shù)字顯示器件是用來顯示數(shù)字、文字或者符號的器件，常見的有輝光數(shù)碼管、熒光數(shù)碼管、液晶顯示器、發(fā)光二極管數(shù)碼管、場致發(fā)光數(shù)字板、等離子體顯示板等等。我們主要討論發(fā)光二極管數(shù)碼管。LED數(shù)碼管又稱為半導(dǎo)體數(shù)碼管，它是由多個LED按分段式封裝制成的。

LED數(shù)碼管有兩種形式：共陰型和共陽型。（三）顯示譯碼器1.七段字符顯示器顯示譯碼器七段顯示LED數(shù)碼管(a)外形圖(b)共陰型(c)共陽型公共陰極公共陽極高電平驅(qū)動低電平驅(qū)動顯示譯碼器半導(dǎo)體顯示(LED)液晶顯示(LCD)共陽極每字段是一只發(fā)光二極管顯示譯碼器數(shù)碼顯示器aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅(qū)動011100011111000000000010010000100共陰極abcdefgR+5VYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg—高電平驅(qū)動00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd驅(qū)動共陰極數(shù)碼管的電路—輸出高電平有效YaYbYcYdYeYfYgA3A2A1A0≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1111驅(qū)動共陽極數(shù)碼管的電路A3A2A1A0YaYbYcYdYeYfYg—輸出低電平有效&&1&&&&&&&&&&&&&&&&&111&1發(fā)光二極管（LED）的特點及其驅(qū)動方式

LED具有許多優(yōu)點，它不僅有工作電壓低(1.5～3V)、體積小、壽命長、可靠性高等優(yōu)點，而且響應(yīng)速度快(≤100ns)、亮度比較高。一般LED的工作電流選在5~10mA，但不允許超過最大值（通常為50mA）。

LED可以直接由門電路驅(qū)動。R為限流電阻顯示譯碼器

半導(dǎo)體數(shù)碼管BS201的外形圖、等效電路顯示譯碼器顯示譯碼器2.BCD—七段顯示譯碼器這里將其作為組合電路介紹它的設(shè)計方法：b=c=f=g=1，a=d=e=0時c=d=e=f=g=1，a=b=0時顯示譯碼器七段數(shù)字顯示器發(fā)光段組合圖顯示譯碼器輸入輸出數(shù)字A3A2A1

A0YaYbYc

YdYeYfYg字形000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111101100110011211000100011131101100101114111000011111511110000000BCD七段字符顯示譯碼器

“合并0然后求反法”BCD七段字符顯示譯碼器

七段顯示譯碼器7448的功能表集成4-7線譯碼器7448可直接驅(qū)動共陰極數(shù)碼管輔助端功能試燈輸入滅零輸入滅燈輸入/滅零輸出功能表例：用七段顯示譯碼器7448驅(qū)動共陰型LED數(shù)碼管。集成4-7線譯碼器7448四.用二進制譯碼器實現(xiàn)組合邏輯函數(shù)一、基本原理與步驟1.基本原理：二進制譯碼器又叫變量譯碼器或最小項譯碼器,它的輸出端提供了其輸入變量的全部最小項。任何一個函數(shù)都可以寫成最小項之和的形式…74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY72.基本步驟(1)選擇集成二進制譯碼器(2)寫函數(shù)的標(biāo)準(zhǔn)與非-與非式(3)確認(rèn)變量和輸入關(guān)系[例]用集成譯碼器實現(xiàn)函數(shù)(1)三個輸入變量，選3線–8線譯碼器

74LS138(2)函數(shù)的標(biāo)準(zhǔn)與非-與非式(4)畫連線圖[解](4)畫連線圖(3)確認(rèn)變量和輸入關(guān)系令則74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&Z3ABC1在輸出端需增加一個與非門例：利用和的配合，實現(xiàn)多位顯示系統(tǒng)的滅

零控制。整數(shù)部分：最高位是0，而且滅掉以后，輸出作為次高位的輸入信號；小數(shù)部分：最低位是0，而且滅掉以后，輸出作為次低位的輸入信號。BCD七段字符顯示譯碼器

0.0例4.3.3：利用74HC138設(shè)計一個多輸出的組合邏輯電路，輸出邏輯函數(shù)式為：4.3.2譯碼器4.3.2譯碼器由于譯碼器輸出低電平有效，故選用與非門

把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進制譯碼器、十進制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計方法也相同。二進制譯碼器能產(chǎn)生輸入變量的全部最小項，而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，由二進制譯碼器加上簡單門電路即可實現(xiàn)任何組合邏輯函數(shù)?？偨Y(jié)4.3.3數(shù)據(jù)選擇器能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路一、4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號A0Y4選1數(shù)據(jù)選擇器D0D3D1D2A11.工作原理00011011D0D1D2D3D000D0DA1

A02.真值表D101D210D311Y

D1D2D33.函數(shù)式一、4選1數(shù)據(jù)選擇器3.函數(shù)式4.邏輯圖1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D3（一）分類：2選1、4選1、8選1、16選1。雙四選一數(shù)據(jù)選擇器74HC153集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74HC153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y≡0。以4選1數(shù)據(jù)選擇器為例進行分析。分析上半部分：集成數(shù)據(jù)選擇器A1A0Y11XX0000D10001D11010D12011D13（二）功能擴展例4.3.4:用雙4選1數(shù)據(jù)選擇器構(gòu)成8選1數(shù)據(jù)選擇器。“四選一”只有2位地址輸入，從四個輸入中選中一個;“八選一”的八個數(shù)據(jù)需要3位地址代碼指定其中任何一個.集成數(shù)據(jù)選擇器AA1,BA0,ZY對比上兩式得：D0=D3=0,D1=D2=1也可用真值表：

A(A1)

B(A0)

Z

Y

0

0

0

D0

0

1

1

D1

1

0

1

D2

1

1

0

D31.Z=AB+AB=A1A0+A1A01.Z=AB+AB=A1A0+A1A01.Z=AB+AB=A1A0+A1A0Y=A1A0D0+A1A0D1+A1A0D2+A1A0D34.3.3數(shù)據(jù)選擇器D3A0A1BAZYD1D0D21S例：用四選一數(shù)據(jù)選擇器實現(xiàn)異或邏輯例4.3.5：用4選1數(shù)據(jù)選擇器實現(xiàn)交通燈判別電路。AGRZ00010010010001111000101111011111令A(yù)—A1,G—A0,Z—YYD0D1D2D3由右面的真值表可求出：D0=RD1=D2=RD3=14.3.3數(shù)據(jù)選擇器若用公式法，要將Z寫成包含變量G,A最小項的與—或式。AGRZ000100100100011110001011110111114.3.3數(shù)據(jù)選擇器╳

╳

╳二、集成數(shù)據(jù)選擇器1.8選1數(shù)據(jù)選擇器7415174HC1517425174HC251引腳排列圖功能示意圖VCC地1324567816151413121110974HC151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—數(shù)據(jù)輸入端2.集成數(shù)據(jù)選擇器的擴展兩片8選1（74151）16選1數(shù)據(jù)選擇器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

0四片8選1（74151）32選1數(shù)據(jù)選擇器1/274LS139SA4A3A2A1A0&Y方法1：74LS139雙2線-4線譯碼器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

方法2：74LS153雙4選1數(shù)據(jù)選擇器（1）（2）（3）（4）輸出信號00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工方法1：四片8選1（74151）32選1數(shù)據(jù)選擇器四路8位并行數(shù)據(jù)四片8選1四路1位串行數(shù)據(jù)一片4選1一路1位串行數(shù)據(jù)（電路略）真值表（使用

74LS139雙2線-4線譯碼器）三.用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)1.原理：選擇器輸出為標(biāo)準(zhǔn)與或式，含地址變量的全部最小項。例如

而任何組合邏輯函數(shù)都可以表示成為最小項之和的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。4選18選12.步驟(1)根據(jù)n=k-1

確定數(shù)據(jù)選擇器的規(guī)模和型號(n

—選擇器地址碼，k

—函數(shù)的變量個數(shù))(2)寫出函數(shù)的標(biāo)準(zhǔn)與或式和選擇器輸出信號表達式(3)對照比較確定選擇器各個輸入變量的表達式(4)根據(jù)采用的數(shù)據(jù)選擇器和求出的表達式畫出連線圖3.應(yīng)用舉例[例]用數(shù)據(jù)選擇器實現(xiàn)函數(shù)[解](2)標(biāo)準(zhǔn)與或式(1)n=k-1=3-1=2可用4選1數(shù)據(jù)選擇器74LS153數(shù)據(jù)選擇器(3)確定輸入變量和地址碼的對應(yīng)關(guān)系令A(yù)1

=A,A0=B則D0=0D1=D2=C

D3=1方法一：公式法FABY1/2

74LS153D3D2D1D0A1A0ST1C(4)畫連線圖(4)畫連線圖(與方法一相同)方法二：圖形法按A、B

順序?qū)懗龊瘮?shù)的標(biāo)準(zhǔn)與或式含變量C的F的卡諾圖含變量Di的Y

的卡諾圖AB0101A1A001010CC1D0D1D2D3令A(yù)1=A,A0=B則

D0=0D1=D2=C

D3=1[例2]用數(shù)據(jù)選擇器實現(xiàn)函數(shù)[解](2)函數(shù)Z的標(biāo)準(zhǔn)與或式8選1(3)確定輸入變量和地址碼的對應(yīng)關(guān)系(1)n=k-1=4-1=3若令A(yù)2=A,A1=B,A0=C(4)畫連線圖則D2=D3=D4=1D0=0用8選1數(shù)據(jù)選擇器

74LS151ZABC1DD1D1=DY74LS151D7D6D5D4D3D2D1D0A2A1A0S方法一：公式法則方法二：圖形法ABCD00011110000111100011111001111100令A(yù)2=A

A1=B

A0=C

數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達式的形式，提供了地址變量的全部最小項，并且一般情況下，Di可以當(dāng)作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。即n位地址輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何一種輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。

總結(jié)設(shè)計時可以采用函數(shù)式比較法。地址端作為變量輸入端，數(shù)據(jù)輸入端可以綜合為一個變量輸入端。總結(jié)

數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時的地址選擇控制信號決定。

4.3.4算術(shù)運算電路一、半加器和全加器1.半加器（HalfAdder）兩個

1位二進制數(shù)相加不考慮低位進位。0001101100101001真值表函數(shù)式Ai+Bi=Si

(和)Ci(進位)邏輯圖曾用符號國標(biāo)符號半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式2.全加器（FullAdder）兩個

1位二進制數(shù)相加，考慮低位進位。Ai+Bi

+Ci-1(低位進位)

=Si

(和)

Ci

(向高位進位)1011---A1110---B+---低位進位100101111真值表標(biāo)準(zhǔn)與或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進位←0卡諾圖全加器ABC01000111101111SiABC01000111101111Ci圈

“0

”最簡與或式圈

“1

”邏輯圖(a)用與門、或門和非門實現(xiàn)曾用符號國標(biāo)符號ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1(b)用與或非門和非門實現(xiàn)&≥1&≥1111CiSiAiBiCi-13.集成全加器TTL：74LS183CMOS：C661雙全加器1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+1二、加法器（Adder）實現(xiàn)多位二進制數(shù)相加的電路1.4位串行進位加法器特點：電路簡單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2.超前進位加法器

作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生。…特點優(yōu)點：速度快缺點：電路比較復(fù)雜應(yīng)用舉例8421BCD碼→余3碼4位超前進位加法器遞推公式4.3.4加法器任一級的進位CIi都可以由A0~Ai-1，B0~Bi-1CI0決定即CIi是A0~Ai-1，B0~Bi-1，CI0的函數(shù)只要A0~Ai-1，B0~Bi-1，CI0確定，則CIi即可求出邏輯結(jié)構(gòu)示意圖集成芯片CMOS：CC4008TTL：7428374LS283超前進位電路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI集成二進制4位超前進位加法器COCI超前進位集成4位加法器74283

基本原理：若能生成函數(shù)可變換成輸入變量與輸入變量相加若能生成函數(shù)可變換成輸入變量與常量相加例4.3.7：將BCD的8421碼轉(zhuǎn)換為余3碼輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100（三）集成加法器的應(yīng)用輸入8421碼加上3--0011輸出余3碼超前進位集成4位加法器74283

用二進制全加器將兩個8421BCD碼相加時，其和是二進制碼。當(dāng)和數(shù)小于等于9時，842lBCD碼與二進制碼相同。但當(dāng)和數(shù)大于9時，8421BCD碼產(chǎn)生進位(逢十進一)，而二進制碼是逢16進1，所以用二進制全加器對兩個842lBCD碼相加后，需要將二進制表示的和數(shù)轉(zhuǎn)換成8421BCD。2）加法器的應(yīng)用：用283實現(xiàn)1位8421BCD的加法運算2）加法器的應(yīng)用：用283實現(xiàn)1位8421BCD的加法運算

結(jié)論：

當(dāng)和N10≤9，即二進制數(shù)≤(1001)2時，二進制碼與BCD碼相同；當(dāng)和N10≥10，即二進制數(shù)≥(1010)2時，個位的BCD碼要進行6調(diào)整，有進位時，構(gòu)成十位上的運算數(shù)據(jù)。例:8+9=171000+)1001

10001

有進位＋6+)011010111例:7+6=130111+)01101101

+)011010011構(gòu)成十位上的運算數(shù)據(jù)8421碼運算舉例:冗余碼＋6構(gòu)成十位上的運算數(shù)據(jù)用校正電路判斷是否需要調(diào)整并進行校正十進制數(shù)0~18的幾種代碼表示十進制數(shù)二進制碼8421BCD碼N10C4

S3S2S1

S0DCD8

D4D2D101234567891011121314151617180000000001000100001100100001010011000111010000100101010010110110001101011100111110000100011001000000000010001000011001000010100110001110100001001100001000110010100111010010101101101011111000⑴結(jié)果需要調(diào)整，其調(diào)整條件為：DC=C4+S3S2+S3S12個1位8421BCD的加法運算，最大數(shù)為1001＋1001＝10010調(diào)整后調(diào)整前1)當(dāng)DC=1時，應(yīng)加6(0110)即得到正確的BCD結(jié)果；同時，DC也是結(jié)果BCD的進位輸出。BCD碼相加，其和的二進制碼。A3A2A1A0B3B2B1B0CICO74283S3S2S1S0S3S2S1S0A3A2A1A0B3B2B1B0CICO74283S3S2S1S0S’3S’2S’1S’0A3A2A1A0B3B2B1B0CO’CO完成二進制數(shù)相加操作完成和的修正操作用兩片4位二進制加法器74LS283構(gòu)成8421BCD碼加法電路。判斷是否大于9補充：二進制減法運算在數(shù)字系統(tǒng)中，二進制減法運算通常變?yōu)檠a碼加法運算。符號數(shù)的減法運算規(guī)則：被減數(shù)為補碼；對減數(shù)進行所有位（包括符號位）的求補運算；所得的結(jié)果再和被減數(shù)相加，忽略最后產(chǎn)生的進位，就可以得到差。差也是補碼的形式。Example:00001000（+8）-00000011（+3）00000011帶符號求補的結(jié)果為：1111110100001000+11111101100000101Example:00001100（+12）-11110111（-9）11110111帶符號求補的結(jié)果為：0000100100001100+0000100100010101二進制減法運算在數(shù)字系統(tǒng)中，二進制減法運算通常變?yōu)檠a碼加法運算。[A-B]原=[[A-B]補]補=[[A]補+[-B]補]補通過求反運算完成求補運算。求反電路：利用異或門實現(xiàn)因為：A3

A2A1A0MF3

F2F1F0M=0時輸出與輸入相同M=1時輸出為輸入的反碼。用74LS283構(gòu)成的二進制減法電路驗證：(+3)–(+4),(+3)–(-4),(-3)–(+4),(-3)–(-4)[A]補[B]補[A]補+[B]補+1[A]補+[-B]補[[A]補+[-B]補]補[A-B]原Y3Y2Y1Y0=P3P2P1P0-Q3Q2Q1Q0=P3P2P1P0+[Q3Q2Q1Q0]補

=P3P2P1P0+Q3Q2Q1Q0+1M輸出0Z=Q1Z=Q減一個數(shù)等于加這個數(shù)的補碼，補碼等于反碼+1，故M=0，相加，Y3Y2Y1Y0=P3P2P1P0+Q3Q2Q1Q0M=1，相減，Y3Y2Y1Y0=P3P2P1P0-Q3Q2Q1Q0引進中間變量Z解：A3A2A1A0B3B2B1B0CICO74LS283S3S2S1S0Y3Y2Y1Y0Q3Q2Q1Q0=1=1=1=1MP3P2P1P0Z3Z2Z1Z0試用4位并行加法器74LS283設(shè)計一個加/減運算電路。當(dāng)控制信號M=0時它將兩個輸入的4位二進制數(shù)相加，而M=1時它將兩個輸入的4位二進制數(shù)相減。允許附加必要的門電路。4.3.5數(shù)值比較器一、1位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門和非門實現(xiàn)AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比較器AiBiAi&1&1&BiMiGiLi二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B0&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4位數(shù)值比較器M=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+

(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0L=M+G1位數(shù)值比較器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&比較輸入級聯(lián)輸入輸出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<1004位集成數(shù)值比較器的真值表級聯(lián)輸入：供擴展使用，一般接低位芯片的比較輸出，即接低位芯片的FA<B

、FA=B

、FA>B

。邏輯功能的擴展例：用74LS85構(gòu)成8位數(shù)值比較器。顯然，需要2片74LS85。用片（1）比較低4位；片（2）比較高4位。比較結(jié)果由片（2）輸出。而高位比較器的擴展輸入端只要和低位的相應(yīng)輸出端相連即可。對于片（1），通過分析74LS85函數(shù)式已得出，只比較四位時應(yīng)使I(A<B)=I(A>B)=0,I(A=B)=1CMOS芯片設(shè)置A>B只是為了電路對稱，不起判斷作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B

集成數(shù)值比較器CC15485(CMOS)擴展：

兩片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比較結(jié)果高位比較結(jié)果1擴展：級聯(lián)輸入

集成數(shù)值比較器

74LS85(TTL)

兩片4位數(shù)值比較器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS851→8位數(shù)值比較器低位比較結(jié)果高位比較結(jié)果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A0比較輸出在上述接法下，當(dāng)高4位不等時，輸出決定于高4位；當(dāng)高4位相等時，輸出決定于I，而I接低4位輸出，即決定于低4位。例1：C=10000001，D=11000001，則Y(C<D)=1，Y(C=D)=0，Y(C>D)=0；即：Y(C<D)=I(A<B)2=Y(A<B)1，Y(C=D)=

I(A=B)2=Y(A=B)1，Y(C>D)=I(A>B)2=Y(A>B)1例2：C=10000001，D=10001000，則Y(C<D)=1，Y(C=D)=0，Y(C>D)=0；B3B2B1B0A3A2A1A0I(A<B)I(A=B)I(A>B)74LS85(1)D3D2D1D2C3C2C1C0Y(A<B)Y(A=B)Y(A>B)B3B2B1B0A3A2A1A0I(A<B)I(A=B)I(A>B)74LS85(2)D7D6D5D4C7C6C5C4Y(A<B)Y(A=B)Y(A>B)0Y(C<D)Y(C=D)Y(C>D)1串聯(lián)擴展TTL電路：最低4位的級聯(lián)輸入端A＇>