第5章 中央處理器及控制器3

15.3

數(shù)據(jù)通路的功能和基本結(jié)構(gòu)5.3.1

單總線結(jié)構(gòu)5.3.2

雙總線結(jié)構(gòu)2

5.3.1單總線結(jié)構(gòu)

數(shù)據(jù)通路結(jié)構(gòu)直接影響著CPU內(nèi)各種信息的傳輸路徑數(shù)據(jù)通路不同，指令執(zhí)行過(guò)程的微操作序列的安排也不同直接影響著微操作信號(hào)形成部件的設(shè)計(jì)問(wèn)題35.3.1單總線結(jié)構(gòu)

典型的單總線結(jié)構(gòu)計(jì)算機(jī)框圖

1）CPU內(nèi)部采用單總線IBUS將寄存器和算術(shù)邏輯運(yùn)算部件連接起來(lái)。2）CPU、主存和I/O設(shè)備也通過(guò)一組單總線連接起來(lái)。ABus（AddressBus）地址總線DBus（DataBus）數(shù)據(jù)總線CBus（ControlBus）控制總線45.3.1單總線結(jié)構(gòu)

ADD(R1),R0功能：((R1))+(R0)→R055.3.1單總線結(jié)構(gòu)

ADD(R1),R0功能：((R1))+(R0)→R0思考題寫(xiě)出指令STO

R1，（R2）的指令流程。75.3.2雙總線結(jié)構(gòu)

CPU內(nèi)各寄存器與ALU通過(guò)兩條總線：B總線（接收總線）和F總線（發(fā)送總線）連接起來(lái)。8ADD(R1),R0功能：((R1))+(R0)→R09ADD(R1),R0功能：((R1))+(R0)→R010ADD(R1),R0功能：((R1))+(R0)→R011ADD(R1),R0功能：((R1))+(R0)→R012ADD(R1),R0功能：((R1))+(R0)→R013ADD(R1),R0功能：((R1))+(R0)→R0思考題寫(xiě)出指令STO

R1，（R2）的指令流程。補(bǔ)充作業(yè)針對(duì)圖5－9和圖5－10，寫(xiě)出下列指令的執(zhí)行部分的指令操作流程以及控制信號(hào)序列(包括取指周期和執(zhí)行周期)。(1)LAD（R3），R0

功能：((R3))->R0(2)ADDR0,R1

功能：(R0)+(R1)->R1165.4

控制器控制方式與時(shí)序系統(tǒng)5.4.1

控制器控制方式5.4.2

時(shí)序系統(tǒng)175.4.1控制器控制方式控制器的控制方式：控制不同操作序列時(shí)序信號(hào)的方法(1)同步控制

一定的指令在執(zhí)行時(shí)所需的機(jī)器周期數(shù)和時(shí)鐘周期數(shù)都是固定不變的。(2)異步控制

沒(méi)有固定的CPU周期數(shù)或嚴(yán)格的時(shí)鐘周期。(3)聯(lián)合控制185.4.2時(shí)序系統(tǒng)

CPU中的“作息時(shí)間”－－時(shí)序信號(hào)保證計(jì)算機(jī)能夠準(zhǔn)確、迅速、有條不紊的工作時(shí)序信號(hào)一般采用機(jī)器周期-節(jié)拍-時(shí)鐘周期三級(jí)體制19機(jī)器周期-節(jié)拍-時(shí)鐘周期205.4.2時(shí)序系統(tǒng)

微型機(jī)中常用的時(shí)鐘周期時(shí)序系統(tǒng)思考題10-12．下列選項(xiàng)中，能縮短程序執(zhí)行時(shí)間的措施是（）I．提高CPU時(shí)鐘頻率II．優(yōu)化數(shù)據(jù)通路結(jié)構(gòu)III．對(duì)程序進(jìn)行編譯優(yōu)化

A．僅I和II

B．僅I和III