數(shù)字電子技術(shù)基本教程-閻石-6時序邏輯電路2

6.3常用時序邏輯電路6.3.1寄存器：①用于寄存一組二值代碼，N位寄存器由N個觸發(fā)器組成，可存放一組N位二值代碼②只要求其中每個觸發(fā)器可置1，置0采用邊沿觸發(fā)器結(jié)構(gòu)的74LS1756.3.2移位寄存器（代碼在寄存器中左/右移動）具有存儲＋移位功能器件實(shí)例：74LS194，左/右移，并行輸入，保持，異步置零等功能RDS1S0工作狀態(tài)0XX置零100保持101右移110左移111并行輸入S1S0:控制輸入端D3D2D1D0:并行數(shù)據(jù)輸入端Q3Q2Q1Q0:數(shù)據(jù)輸出DIR:右移串行輸入DIL:左移串行輸入擴(kuò)展應(yīng)用（四位八位）主要用途（1）數(shù)據(jù)保存與移位（2）并串與串并轉(zhuǎn)換（3）移存型計(jì)數(shù)器計(jì)算機(jī)A并串轉(zhuǎn)換串并轉(zhuǎn)換計(jì)算機(jī)B并行數(shù)據(jù)串行數(shù)據(jù)并行數(shù)據(jù)傳輸由74LS194構(gòu)成的能自啟動的4位環(huán)形計(jì)數(shù)器6.3.3計(jì)數(shù)器

計(jì)數(shù)器是可以統(tǒng)計(jì)輸入脈沖的個數(shù)的器件，用于計(jì)數(shù)、分頻、定時、產(chǎn)生節(jié)拍脈沖等計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器加法計(jì)數(shù)器同步計(jì)數(shù)器異步計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器加法計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器······分類：一、異步計(jì)數(shù)器1、二進(jìn)制計(jì)數(shù)器①異步二進(jìn)制加法計(jì)數(shù)器在末位+1時，從低位到高位逐位進(jìn)位方式工作。原則：每一位從“1”變“0”時，向高位發(fā)出進(jìn)位，使高位翻轉(zhuǎn)②異步二進(jìn)制減法計(jì)數(shù)器在末位-1時，從低位到高位逐位借位方式工作。原則：每一位從“0”變“1”時，向高位發(fā)出進(jìn)位，使高位翻轉(zhuǎn)2、異步十進(jìn)制加法計(jì)數(shù)器原理：在4位二進(jìn)制異步加法計(jì)數(shù)器上修改而成，要跳過1010~1111這六個狀態(tài)12345678910J=0J=1J=0J=K=1J=1J=04位集成二進(jìn)制異步加法計(jì)數(shù)器74LS197①CR=0時異步清零。②CR=1、CT/LD=0時異步置數(shù)。③CR=CT/LD=1時，異步加法計(jì)數(shù)。若將輸入時鐘脈沖CP加在CP0端、把Q0與CP1連接起來，則構(gòu)成4位二進(jìn)制即16進(jìn)制異步加法計(jì)數(shù)器。若將CP加在CP1端，則構(gòu)成3位二進(jìn)制即8進(jìn)制計(jì)數(shù)器，F(xiàn)F0不工作。如果只將CP加在CP0端，CP1接0或1，則形成1位二進(jìn)制計(jì)數(shù)器。二－五－十進(jìn)制異步計(jì)數(shù)器74LS90二、同步計(jì)數(shù)器同步二進(jìn)制計(jì)數(shù)器①同步二進(jìn)制加法計(jì)數(shù)器原理：根據(jù)二進(jìn)制加法運(yùn)算規(guī)則可知：在多位二進(jìn)制數(shù)末位加1，若第i位以下皆為1時，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計(jì)數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：

從時序圖可見：Q0的頻率是CP的一半，即Q0是CP的二分頻。同理，Q1為4分頻；Q2為8分頻；Q3為16分頻。因此，計(jì)數(shù)器也稱為分頻電路。器件實(shí)例：74LS161工作狀態(tài)X0XXX置0（異步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)4位集成二進(jìn)制同步加法計(jì)數(shù)器74LS161(163)①CR=0時異步清零。②CR=1、LD=0時同步置數(shù)。③CR=LD=1且CPT=CPP=1時，按照4位自然二進(jìn)制碼進(jìn)行同步二進(jìn)制計(jì)數(shù)。④CR=LD=1且CPT·CPP=0時，計(jì)數(shù)器狀態(tài)保持不變。74LS163的引腳排列和74LS161相同，不同之處是74LS163采用同步清零方式。②同步二進(jìn)制減法計(jì)數(shù)器原理：根據(jù)二進(jìn)制減法運(yùn)算規(guī)則可知：在多位二進(jìn)制數(shù)末位減1，若第i位以下皆為0時，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計(jì)數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：③同步加減計(jì)數(shù)器加/減計(jì)數(shù)器加/減計(jì)數(shù)結(jié)果(利用加/減端高低電平區(qū)別加法與減法)加/減計(jì)數(shù)器計(jì)數(shù)結(jié)果(脈沖加在加法計(jì)數(shù)脈沖端則為加法數(shù)，反之為減法)兩種解決方案a.單時鐘方式：加/減脈沖用同一輸入端，由加/減控制線的高低電平?jīng)Q定加/減

工作狀態(tài)X11X保持XX0X置數(shù)(異步)010加計(jì)數(shù)011減計(jì)數(shù)4位二進(jìn)制同步可逆計(jì)數(shù)器74LS191U/D－加減控制端；S－使能端；LD－異步置數(shù)端；D0～D3－并行數(shù)據(jù)輸入端；Q0～Q3－計(jì)數(shù)器狀態(tài)輸出端；CO/BO是進(jìn)位/借位信號輸出端；RC是多個芯片級聯(lián)時級間串行計(jì)數(shù)使能端，S＝0，CO/BO＝1時，RC＝CP，由RC端產(chǎn)生的輸出進(jìn)位脈沖的波形與輸入計(jì)數(shù)脈沖的波形相同。b.雙時鐘方式4位二進(jìn)制同步可逆計(jì)數(shù)器74LS193CR－異步清零端，高電平有效；LD－異步置數(shù)端，低電平有效；CPU－加法計(jì)數(shù)脈沖輸入端；CPD－減法計(jì)數(shù)脈沖輸入端；D0～D3－并行數(shù)據(jù)輸入端；Q0～Q