計(jì)算機(jī)組成原理第六章總線系統(tǒng)的知識

第六章總線系統(tǒng)16.1總線的概念和結(jié)構(gòu)形態(tài)

6.1.1總線的基本概念總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互連機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通路。一個(gè)單處理器系統(tǒng)中的總線，大致分為三類：(1)內(nèi)部總線：CPU內(nèi)部連接各寄存器及運(yùn)算部件之間的總線。(2)系統(tǒng)總線：CPU同計(jì)算機(jī)系統(tǒng)的其他高速功能部件，如存儲(chǔ)器、通道等互相連接的總線。(3)I/O總線：中、低速I/O設(shè)備之間互相連接的總線。26.1.1總線的基本概念1.總線的特性物理特性：指總線的物理連接方式，包括總線的根數(shù)，總線的插頭、插座的形狀，引腳線的排列方式等。功能特性：描述總線中每一根線的功能。電氣特性：定義每一根線上信號的傳遞方向及有效電平范圍。時(shí)間特性:定義了每根線在什么時(shí)間有效。規(guī)定了總線上各信號有效的時(shí)序關(guān)系，CPU才能正確無誤地使用。36.1.1總線的基本概念2.總線的標(biāo)準(zhǔn)化相同的指令系統(tǒng)，相同的功能，不同廠家生產(chǎn)的各功能部件在實(shí)現(xiàn)方法上幾乎沒有相同的，但各廠家生產(chǎn)的相同功能部件卻可以互換使用，其原因在于它們都遵守了相同的系統(tǒng)總線的要求，這就是系統(tǒng)總線的標(biāo)準(zhǔn)化問題。4微型計(jì)算機(jī)系統(tǒng)中采用的總線標(biāo)準(zhǔn)有：1.ISA總線，16位，帶寬8MB/S；2.EISA總線，32位，帶寬33.3MB/S；3.VESA總線，32位，帶寬132MB/S；4.PCI總線，32/64位，帶寬1GB/S；總線帶寬：總線本身所能達(dá)到的最高傳輸速率，是衡量總線性能的重要指標(biāo)，單位兆字節(jié)每秒(MB/s)。5【例1】(1)某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，則總線帶寬是多少?設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得

Dr=D/T=D×1/T=D×f=4B×33×106/s=132MB/s6(2)如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，則總線帶寬是多少?64位=8B，

Dr=D×f=8B×66×106/s=528MB/s

76.1.2總線的連接方式1.單總線結(jié)構(gòu)

在許多單處理器的計(jì)算機(jī)中，使用一條單一的系統(tǒng)總線來連接CPU、主存和I/O設(shè)備，叫做單總線結(jié)構(gòu)。如下圖所示此時(shí)要求連接到總線上的邏輯部件必須高速運(yùn)行，以便在某些設(shè)備需要使用總線時(shí)能迅速獲得總線控制權(quán)；而當(dāng)不再使用總線時(shí)，能迅速放棄總線控制權(quán)。8單總線結(jié)構(gòu)如下圖所示92.多總線結(jié)構(gòu)單總線結(jié)構(gòu)中，由于所有的高速設(shè)備和低速設(shè)備都掛在同一總線上。且總線只能分時(shí)工作，即某一時(shí)間只能允許一對設(shè)備之間傳送數(shù)據(jù)，這就使信息傳送的效率和吞吐量受到極大限制。為此出現(xiàn)了多總線系統(tǒng)結(jié)構(gòu)。多總線結(jié)構(gòu)體現(xiàn)了高速、中速、低速設(shè)備連接到不同的總線上同時(shí)進(jìn)行工作，以提高總線的效率和吞吐量，而且處理器結(jié)構(gòu)的變化不影響高速總線。102.多總線結(jié)構(gòu)116.1.4總線的內(nèi)部結(jié)構(gòu)早期總線的內(nèi)部結(jié)構(gòu)如圖所示，

它實(shí)際上是處理器芯片引腳的延伸，是處理器與I/O設(shè)備適配器的通道。這種簡單的總線一般由50—100條線組成，這些線按其功能可分為三類：地址線、數(shù)據(jù)線和控制線。簡單總線結(jié)構(gòu)的不足之處在于：

第一CPU是總線上的唯一主控者。

第二總線信號是CPU引腳信號的延伸，故總線結(jié)構(gòu)緊密與CPU相關(guān)，通用性較差。12早期總線的內(nèi)部結(jié)構(gòu)13當(dāng)代總線的內(nèi)部結(jié)構(gòu)當(dāng)代流行的總線內(nèi)部結(jié)構(gòu)，追求的目標(biāo)是:與結(jié)構(gòu)無關(guān)；與CPU無關(guān)；與技術(shù)無關(guān)；多主控者?？偩€控制器主要完成幾個(gè)總線請求者之間的協(xié)調(diào)與仲裁。14當(dāng)代總線的內(nèi)部結(jié)構(gòu)15整個(gè)總線分成如下四部分：1數(shù)據(jù)傳送總線：由地址線、數(shù)據(jù)線、控制線組成。2仲裁總線：包括總線請求線和總線授權(quán)線。3中斷和同步總線：用于處理帶優(yōu)先級的中斷操作，包括中斷請求線和中斷認(rèn)可線。4公用線：包括時(shí)鐘信號線、電源線、地線、系統(tǒng)復(fù)位線以及加電或斷電的時(shí)序信號線等。166.1.5總線結(jié)構(gòu)實(shí)例大多數(shù)計(jì)算機(jī)采用了分層次的多總線結(jié)構(gòu)。即按照設(shè)備模塊的速度分類，速度相盡的設(shè)備模塊使用同一類總線。pentium計(jì)算機(jī)主板的總線結(jié)構(gòu)框圖17pentium計(jì)算機(jī)主板的總線結(jié)構(gòu)框圖18

CPU總線：也稱CPU—存儲(chǔ)器總線，它是一個(gè)64位數(shù)據(jù)線和32位地址線的同步總線?？偩€時(shí)鐘頻率為66.6MHz(或60MHz)，CPU是這條總線的主控者，但必要時(shí)可放棄總線控制權(quán)。19PCI總線：

用于連接高速的I/O設(shè)備模塊。通過“橋”芯片，上面與更高速的CPU總線相連，下面與低速的ISA總線相接。PCI總線是一個(gè)32(或64位)的同步總線，32位(或64位)數(shù)據(jù)/地址線是同一組線，分時(shí)復(fù)用?？偩€時(shí)鐘頻率為33.3MHz，總線帶寬是132MB/s。PCI總線采用集中式仲裁方式，有專用的PCI總線仲裁器。主板上一般有3個(gè)PCI總線擴(kuò)充槽。20ISA總線：pentium機(jī)使用該總線與低速I/O設(shè)備連接。主板上一般留有3—4個(gè)ISA總線擴(kuò)充槽，以便使用各種16位/8位適配器卡。該總線支持7個(gè)DMA通道和15級可屏蔽硬件中斷。另外，ISA總線控制邏輯還通過主板上的片級總線與實(shí)時(shí)鐘/日歷、ROM、鍵盤和鼠標(biāo)控制器(8042微處理器)等芯片相連接。21CPU總線、PCI總線、ISA總線通過兩個(gè)“橋”芯片連成整體。橋芯片在此起到了信號速度緩沖、電平轉(zhuǎn)換和控制協(xié)議的轉(zhuǎn)換作用。通過橋?qū)深惒煌目偩€“粘合”在一起的技術(shù)特別適合于系統(tǒng)的升級換代。pentium個(gè)人機(jī)總線系統(tǒng)中有一個(gè)核心邏輯芯片組，簡稱PCI芯片組，它包括主存控制器和cache控制器芯片、北橋芯片和南橋芯片。這個(gè)芯片組叫Intel430系列、440系列，它們在系統(tǒng)中起著至關(guān)重要的作用。226.2總線接口6.2.1信息的傳送方式計(jì)算機(jī)系統(tǒng)中，傳輸信息采用三種方式：串行傳送、并行傳送和分時(shí)傳送。但是出于速度和效率上的考慮，系統(tǒng)總線上傳送的信息必須采用并行傳送方式。236.2.1信息的傳送方式1.串行傳送當(dāng)信息以串行方式傳送時(shí):

?只有一條傳輸線;

?采用脈沖傳送;

?每個(gè)位時(shí)間傳送一位；

?低位在前，高位在后。

?并－－串變換，和串－－并變換。241.串行傳送251.串行傳送串行傳送的主要優(yōu)點(diǎn)是只需要一條傳輸線，這一點(diǎn)對長距離傳輸顯得特別重要，不管傳送的數(shù)據(jù)量有多少，只需要一條傳輸線，成本比較低廉。262.并行傳送用并行方式傳送二進(jìn)制信息時(shí)，?需要多條傳輸線；?一般采用電位傳送。由于所有的位同時(shí)被傳送，所以并行數(shù)據(jù)傳送比串行數(shù)據(jù)傳送快得多。

273.分時(shí)傳送分時(shí)傳送有兩種概念。一是采用總線復(fù)用方式，某個(gè)傳輸線上既傳送地址信息，又傳送數(shù)據(jù)信息。為此必須劃分時(shí)間片，以便在不同的時(shí)間間隔中完成傳送地址和傳送數(shù)據(jù)的任務(wù)。分時(shí)傳送的另一種概念是共享總線的部件分時(shí)使用總線。286.2.2接口的基本概念接口即I/O設(shè)備適配器，具體指CPU和主存、外圍設(shè)備之間通過總線進(jìn)行連接的邏輯部件。接口部件在它動(dòng)態(tài)連接的兩個(gè)部件之間起著“轉(zhuǎn)換器”的作用，以便實(shí)現(xiàn)彼此之間的信息傳送。

296.2.2接口的基本概念30典型的接口通常具有如下功能：1.控制接口靠程序的指令信息來控制外圍設(shè)備的動(dòng)作，如啟動(dòng)、關(guān)閉設(shè)備等。2.緩沖接口在外圍設(shè)備和計(jì)算機(jī)系統(tǒng)其他部件之間用作為一個(gè)緩沖器，以補(bǔ)償各種設(shè)備在速度上的差異。3.狀態(tài)接口監(jiān)視外圍設(shè)備的工作狀態(tài)并保存狀態(tài)信息。狀態(tài)信息包括數(shù)據(jù)“準(zhǔn)備就緒”、“忙”、“錯(cuò)誤”等等，供CPU詢問外圍設(shè)備時(shí)進(jìn)行分析之用。314.轉(zhuǎn)換接口可以完成任何要求的數(shù)據(jù)轉(zhuǎn)換，例如并－－串轉(zhuǎn)換或串－－并轉(zhuǎn)換，因此數(shù)據(jù)能在外圍設(shè)備和CPU之間正確地進(jìn)行傳送。5.整理接口可以完成一些特別的功能，例如在需要時(shí)可以修改字計(jì)數(shù)器或當(dāng)前內(nèi)存地址寄存器。326.程序中斷每當(dāng)外圍設(shè)備向CPU請求某種動(dòng)作時(shí)，接口即發(fā)生一個(gè)中斷請求信號到CPU。事實(shí)上，一個(gè)適配器必有兩個(gè)接口：一是和系統(tǒng)總線的接口，CPU和適配器的數(shù)據(jù)交換一定是并行方式；二是和外設(shè)的接口，適配器和外設(shè)的數(shù)據(jù)交換可能是并行方式，也可能是串行方式。根據(jù)外圍設(shè)備供求串行數(shù)據(jù)或并行數(shù)據(jù)的方式不同，適配器分為串行數(shù)據(jù)接口和并行數(shù)據(jù)接口兩大類。336.3總線的仲裁、定時(shí)和數(shù)據(jù)傳送模式

6.3.1總線的仲裁連接到總線上的功能模塊有主動(dòng)和被動(dòng)兩種形態(tài)。為了解決多個(gè)主設(shè)備同時(shí)競爭總線控制權(quán)，必須具有總線仲裁部件，以某種方式選擇其中一個(gè)主設(shè)備作為總線的下一次主方。一般采用優(yōu)先級或公平策略進(jìn)行仲裁。按照總線仲裁電路的位置不同，仲裁方式分為集中式仲裁和分布式仲裁兩類。346.3.1總線的仲裁1.集中式仲裁集中式仲裁中每個(gè)功能模塊有兩條線連到中央仲裁器：一條是送往仲裁器的總線請求信號線BR，一條是仲裁器送出的總線授權(quán)信號線BG。35(1)鏈?zhǔn)讲樵兎绞?6(1)鏈?zhǔn)讲樵兎绞?/p>

鏈?zhǔn)讲樵兎绞降闹饕攸c(diǎn)：總線授權(quán)信號BG串行地從一個(gè)I/O接口傳送到下一個(gè)I/O接口。假如BG到達(dá)的接口無總線請求，則繼續(xù)往下查詢；假如BG到達(dá)的接口有總線請求，BG信號便不再往下查詢，該I/O接口獲得了總線控制權(quán)。離中央仲裁器最近的設(shè)備具有最高優(yōu)先級，通過接口的優(yōu)先級排隊(duì)電路來實(shí)現(xiàn)。37(1)鏈?zhǔn)讲樵兎绞芥準(zhǔn)讲樵兎绞降膬?yōu)點(diǎn):只用很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線仲裁，很容易擴(kuò)充設(shè)備。鏈?zhǔn)讲樵兎绞降娜秉c(diǎn):

?對詢問鏈的電路故障很敏感，如果第i個(gè)設(shè)備的接口中有關(guān)鏈的電路有故障，那么第i個(gè)以后的設(shè)備都不能進(jìn)行工作。

?查詢鏈的優(yōu)先級是固定的，如果優(yōu)先級高的設(shè)備出現(xiàn)頻繁的請求時(shí)，優(yōu)先級較低的設(shè)備可能長期不能使用總線。38(2)計(jì)數(shù)器定時(shí)查詢方式39(2)計(jì)數(shù)器定時(shí)查詢方式?每個(gè)設(shè)備接口都有一個(gè)設(shè)備地址判別電路；?有一組設(shè)備地址線?？偩€上的任一設(shè)備要求使用總線時(shí)，通過BR線發(fā)出總線請求。中央仲裁器接到請求信號以后，在BS線為“0”的情況下讓計(jì)數(shù)器開始計(jì)數(shù)，計(jì)數(shù)值通過一組地址線發(fā)向各設(shè)備。當(dāng)?shù)刂肪€上的計(jì)數(shù)值與請求總線的設(shè)備地址相一致時(shí)，該設(shè)備置“1”BS線，獲得了總線使用權(quán)，此時(shí)中止計(jì)數(shù)查詢。40(2)計(jì)數(shù)器定時(shí)查詢方式?如果每次計(jì)數(shù)從“0”開始，各設(shè)備的優(yōu)先次序與鏈?zhǔn)讲樵兎ㄏ嗤?，?yōu)先級的順序是固定的。?如果每次計(jì)數(shù)從中止點(diǎn)開始，則每個(gè)設(shè)備使用總線的優(yōu)先級相等。計(jì)數(shù)器的初值可以用程序來設(shè)置，這可以方便地改變優(yōu)先次序，但這種靈活性是以增加線數(shù)為代價(jià)的。41(3)獨(dú)立請求方式42(3)獨(dú)立請求方式?每個(gè)設(shè)備均有一對總線請求線BRi和總線授權(quán)線BGi。?當(dāng)設(shè)備要求使用總線時(shí)，便發(fā)出該設(shè)備的請求信號。?中央仲裁器中的排隊(duì)電路決定首先響應(yīng)哪個(gè)設(shè)備的請求，給設(shè)備以授權(quán)信號BGi43(3)獨(dú)立請求方式獨(dú)立請求方式的優(yōu)點(diǎn)：?響應(yīng)時(shí)間快，用不著一個(gè)設(shè)備接一個(gè)設(shè)備地查詢。?對優(yōu)先次序的控制相當(dāng)靈活，可以預(yù)先固定也可以通過程序來改變優(yōu)先次序；還可以用屏蔽(禁止)某個(gè)請求的辦法，不響應(yīng)來自無效設(shè)備的請求。

442.分布式仲裁分布式仲裁不需要中央仲裁器，每個(gè)潛在的主方功能模塊都有自己的仲裁號和仲裁器。當(dāng)它們有總線請求時(shí)，把它們唯一的仲裁號發(fā)送到共享的仲裁總線上，每個(gè)仲裁器將仲裁總線上得到的號與自己的號進(jìn)行比較。如果仲裁總線上的號大，則它的總線請求不予響應(yīng)，并撤消它的仲裁號。最后，獲勝者的仲裁號保留在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級仲裁策略為基礎(chǔ)。452.分布式仲裁分布式仲裁示意圖466.3.2總線的定時(shí)

總線的一次信息傳送過程，大致可分為如下五個(gè)階段：

請求總線，總線仲裁，尋址(目的地址)，信息傳送，狀態(tài)返回(或錯(cuò)誤報(bào)告)為了同步主方、從方的操作，必須制訂定時(shí)協(xié)議。

定時(shí)：事件出現(xiàn)在總線上的時(shí)序關(guān)系。數(shù)據(jù)傳送過程中采用的兩種定時(shí)方式:

同步定時(shí)和異步定時(shí)471.同步定時(shí)在同步定時(shí)協(xié)議中，事件出現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號來確定。?發(fā)送和接收雙方采用公共時(shí)鐘；?同步定時(shí)具有較高的傳輸頻率；?同步定時(shí)適用于總線長度較短、各功能模塊存取時(shí)間比較接近的情況。481.同步定時(shí)492.異步定時(shí)在異步定時(shí)協(xié)議中，后一事件出現(xiàn)在總線上的時(shí)刻取決于前一事件的出現(xiàn)，即建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)上。?在這種系統(tǒng)中，不需要統(tǒng)一的共公時(shí)鐘信號；?總線周期的長度是可變的。

502.異步定時(shí)異步定時(shí)的優(yōu)點(diǎn)是：總線周期長度可變，不把響應(yīng)時(shí)間強(qiáng)加到功能模塊上，因而允許快速和慢速的功能模塊都能連接到同一總線上。但這以增加總線的復(fù)雜性和成本為代價(jià)。

512.異步定時(shí)52【例3】某CPU采用集中式仲裁方式，使用獨(dú)立請求與菊花鏈查詢相結(jié)合的二維總線控制結(jié)構(gòu)。每一對請求線BRi和授權(quán)線BGi組成一對菊花鏈查詢電路。每一根請求線可以被若干個(gè)傳輸速率接近的設(shè)備共享。當(dāng)這些設(shè)備要求傳送時(shí)通過BRi線向仲裁器發(fā)出請求，對應(yīng)的BGi線則串行查詢每個(gè)設(shè)備，從而確定哪個(gè)設(shè)備享有總線控制權(quán)。請分析說明演示圖所示的總線仲裁時(shí)序圖5354從時(shí)序圖看出，該總線采用異步定時(shí)協(xié)議。當(dāng)某個(gè)設(shè)備請求使用總線時(shí)，在該設(shè)備所屬的請求線上發(fā)出申請信號BRi(1)。CPU按優(yōu)先原則同意后給出授權(quán)信號BGi作為回答(2)。BGi鏈?zhǔn)讲樵兏髟O(shè)備，并上升從設(shè)備回答SACK信號證實(shí)已收到BGi信號(3)。CPU接到SACK信號后下降BGi作為回答(4)。在總線“忙”標(biāo)志BBSY為“0”情況該設(shè)備上升BBSY，表示該設(shè)備獲得了總線控制權(quán)，成為控制總線的主設(shè)備(5)。55在設(shè)備用完總線后，下降BBSY和ACK(6)釋放總線。在上述選擇主設(shè)備過程中，可能現(xiàn)行的主從設(shè)備正在進(jìn)行傳送。此時(shí)需等待現(xiàn)行傳送結(jié)束，即現(xiàn)行主設(shè)備下降BBSY信號后(7)新的主設(shè)備才能上升BBSY，獲得總線控制權(quán)。566.3.3總線數(shù)據(jù)傳送模式

當(dāng)代的總線標(biāo)準(zhǔn)大都能支持以下四類模式的數(shù)據(jù)傳送：讀、寫操作讀操作是由從方到主方的數(shù)據(jù)傳送；寫操作是由主方到從方的數(shù)據(jù)傳送。一般，主方先以一個(gè)總線周期發(fā)出命令和從方地址，經(jīng)過一定的延時(shí)再開始數(shù)據(jù)傳送總線周期。為了提高總線利用率，減少延時(shí)損失，主方完成尋址總線周期后可讓出總線控制權(quán)，以使其他主方完成更緊迫的操作。然后再重新競爭總線，完成數(shù)據(jù)傳送總線周期。57塊傳送操作只需給出塊的起始地址，然后對固定塊長度的數(shù)據(jù)一個(gè)接一個(gè)地讀出或?qū)懭?。對于CPU(主方)、存儲(chǔ)器(從方)而言的塊傳送，常稱為猝發(fā)式傳送，其塊長一般固定為數(shù)據(jù)線寬度(存儲(chǔ)器字長)的4倍。58寫后讀、讀修改寫操作只給出地址一次，或進(jìn)行先寫后讀操作，或進(jìn)行先讀后寫操作。前者用于校驗(yàn)?zāi)康?，后者用于多道程序系統(tǒng)中對共享存儲(chǔ)資源的保護(hù)。這兩種操作和猝發(fā)式操作一樣，主方掌管總線直到整個(gè)操作完成。59廣播、廣集操作一般而言，數(shù)據(jù)傳送只在一個(gè)主方和一個(gè)從方之間進(jìn)行。但有的總線允許一個(gè)主方對多個(gè)從方進(jìn)行寫操作，這種操作稱為廣播。與廣播相反的操作稱為廣集，它將選定的多個(gè)從方數(shù)據(jù)在總線上完成AND或OR操作，用以檢測多個(gè)中斷源。606.4HOST總線和PCI總線616.4.1多總線結(jié)構(gòu)

PCI是一個(gè)與處理器無關(guān)的高速外圍總線，又是至關(guān)重要的層間總線。它采用同步時(shí)序協(xié)議和集中式仲裁策略，并具有自動(dòng)配置能力。典型的PCI總線結(jié)構(gòu)框圖演示

HOST總線該總線有CPU總線、系統(tǒng)總線、主存總線等多種名稱，各自反映總線功能的一個(gè)方面。這里稱“宿主”總線，也許更全面，因?yàn)镠OST總線不僅連接主存，還可以連接多個(gè)CPU。626.4.1多總線結(jié)構(gòu)PCI總線?連接各種高速的PCI設(shè)備。?PCI設(shè)備可以是主設(shè)備，也可以是從設(shè)備，或兼而有之。?在PCI設(shè)備中不存在DMA的概念，這是因?yàn)镻CI總線支持無限的猝發(fā)式傳送。這樣，傳統(tǒng)總線上用DMA方式工作的設(shè)備移植到PCI總線上時(shí)，采用主設(shè)備工作方式即可。?系統(tǒng)中允許有多條PCI總線，它們可以使用HOST橋與HOST總線相連，也可使用PCI/PCI橋與已和HOST總線相連的PCI總線相連，從而得以擴(kuò)充整個(gè)系統(tǒng)的PCI總線負(fù)載能力。63LAGACY總線

可以是ISA，EISA，MCA等這類性能較低的傳統(tǒng)總線，以便充分利用市場上豐富的適配器卡，支持中、低速I/O設(shè)備。在PCI總線體系結(jié)構(gòu)中有三種橋(HOST橋、PCI/PCI橋、PCI/LAGACY橋)。橋連接兩條總線，使彼此間相互通信。橋又是一個(gè)總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個(gè)總線主設(shè)備都能看到同樣的一份地址表。PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送，利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。64寫操作時(shí)，橋把上層總線的寫周期先緩存起來，以后的時(shí)間再在下層總線上生成寫周期，即延遲寫。讀操作時(shí)，橋可早于上層總線，直接在下層總線上進(jìn)行預(yù)讀。無論延遲寫和預(yù)讀，橋的作用可使所有的存取都按CPU的需要出現(xiàn)在總線上。由上可見，以橋連接實(shí)現(xiàn)的PCI總線結(jié)構(gòu)具有很好的擴(kuò)充性和兼容性，允許多條總線并行工作。它與處理器無關(guān)，不論HOST總線上是單CPU還是多CPU，也不論CPU是什么型號，只要有相應(yīng)的HOST橋芯片(組)，就可與PCI總線相連。656.5InfiniBand標(biāo)準(zhǔn)InfiniBand標(biāo)準(zhǔn)是2001年國外著名公司聯(lián)合推出的，是瞄準(zhǔn)高端服務(wù)器市場的最新I/O規(guī)范。可使服務(wù)器設(shè)計(jì)中提供更大的容量、更好的擴(kuò)充性和更高的靈活性。66作業(yè)P208第9、14、15、17題67一、選擇題1.根據(jù)傳送信息的種類不同，系統(tǒng)總線分

。A．地址線和數(shù)據(jù)線

B．地址線、數(shù)據(jù)線和控制線

C．地址線、數(shù)據(jù)線和響應(yīng)線

D．?dāng)?shù)據(jù)線和控制線

2.信息只用一條傳輸線，且采用脈沖傳輸?shù)姆绞椒Q為

。A．串行傳輸B．并行傳輸C．并串行傳輸D．分時(shí)傳輸BA683.在計(jì)數(shù)器定時(shí)查詢方式下，若計(jì)數(shù)從一次中止點(diǎn)開始，則

。A．設(shè)備號小的優(yōu)先級高

B．設(shè)備號大的優(yōu)先級高C．每個(gè)設(shè)備的使用總線機(jī)會(huì)等D．以上都不對4.下面所列的

不屬于系統(tǒng)接口的功能。A．?dāng)?shù)據(jù)緩存B．?dāng)?shù)據(jù)轉(zhuǎn)換C．狀態(tài)設(shè)置D．完成算術(shù)及邏輯運(yùn)算

CD695.在鏈?zhǔn)讲樵兎绞较?，若有n個(gè)設(shè)備，則

。A．有幾條總線請求信號B．共用一條線請求信號C．有n—l條總線請求信號

D．無法確定6.在

的計(jì)算機(jī)系統(tǒng)中，外設(shè)可以和主存儲(chǔ)器單元統(tǒng)一編址。A．單總線B．雙總線C．三總線D．以上三種都可以BA707.在采用

以設(shè)備進(jìn)行編址情況下，不需要專門的I/O指令組。A．統(tǒng)一編址法B．單獨(dú)編址法C．兩者都是D．兩者都不是8.采用串行接口進(jìn)行7位ASCII碼傳送，帶有1位校驗(yàn)位、1位起始位和1位停止位，當(dāng)波特率為9600波特時(shí)，字符傳送速率為

。A．960B．873C．1371D．480AA719。同步通信之所以異步通信具有較高的傳輸速率，是因?yàn)?/p>

。A．同步通信不需要應(yīng)信號且總線長度較短B．同步通信用一個(gè)公共的時(shí)鐘信號進(jìn)行同步C．同步通信中，各部件存取時(shí)間較接近D．以上各項(xiàng)因素的綜合結(jié)果10。下列各項(xiàng)中，

是同步傳輸?shù)奶攸c(diǎn)。A.需要應(yīng)答信號B.各部件的存取時(shí)間比較接近C.總線長度較長D.總線周期長度可變DB7211.描述PCI總線基本概念中，正確的是

。A.PCI總線是一個(gè)與處理器無