TEC4計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)教師指導(dǎo)書

TEC—4計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)教師實(shí)驗(yàn)指導(dǎo)書清華大學(xué)科教儀器廠2004年11月基本實(shí)驗(yàn)運(yùn)算器組成實(shí)驗(yàn)13雙端口存儲(chǔ)器原理實(shí)驗(yàn)18數(shù)據(jù)通路組成實(shí)驗(yàn)22微程序控制器組成實(shí)驗(yàn)28CPU組成和機(jī)器指令執(zhí)行實(shí)驗(yàn)40中斷原理實(shí)驗(yàn)45第三節(jié)雙端口存儲(chǔ)器原理實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康模?）了解雙端口靜態(tài)隨機(jī)存儲(chǔ)器IDT7132的工作特性及使用方法。（2）了解半導(dǎo)體存儲(chǔ)器怎樣存儲(chǔ)和讀出數(shù)據(jù)。（3）了解雙端口存儲(chǔ)器怎樣并行讀寫，產(chǎn)生沖突的情況如何。二、實(shí)驗(yàn)電路圖7示出了雙端口存儲(chǔ)器的實(shí)驗(yàn)電路圖。這里使用了一片IDT7132（U36）（2048X８位），兩個(gè)端口的地址輸入A8—A10引腳接地，因此實(shí)際使用存儲(chǔ)容量為256字節(jié)。左端口的數(shù)據(jù)部分連接數(shù)據(jù)總線DBUS7—DBUS0，右端口的數(shù)據(jù)部分連接指令總線INS7—INS0。一片GAL22V10（U37）作為左端口的地址寄存器（AR1），內(nèi)部具有地址遞增的功能。兩片４位的74HC298（U28、U27）作為右端口的地址寄存器（AR2H、AR2L），帶有選擇輸入地址源的功能。使用兩組發(fā)光二極管指示燈顯示地址和數(shù)據(jù)：通過(guò)開關(guān)IR/DBUS切換顯示數(shù)據(jù)總線DBUS和指令寄存器IR的數(shù)據(jù)，通過(guò)開關(guān)AR1/AR2切換顯示左右兩個(gè)端口的存儲(chǔ)地址。寫入數(shù)據(jù)由實(shí)驗(yàn)臺(tái)操作板上的二進(jìn)制開關(guān)SW0—SW7設(shè)置，并經(jīng)過(guò)SW_BUS三態(tài)門74HC244（U38）發(fā)送到數(shù)據(jù)總線DBUS上。指令總線INS上的指令代碼輸出到指令寄存器IR（U20），這是一片74HC374。存儲(chǔ)器IDT7132有6個(gè)控制引腳：CEL#、LRW、OEL#、CER#、RRW、OER#。CEL#、LRW、OEL#控制左端口讀、寫操作，CER#、RRW、OER#控制右端口讀、寫操作。CEL#為左端口選擇引腳，低有效。當(dāng)CEL#=1時(shí)，禁止左端口讀、寫操作；當(dāng)CEL#=0時(shí)，允許左端口讀、寫操作。當(dāng)LRW為高時(shí)，左端口進(jìn)行讀操作；當(dāng)LRW為低時(shí)，左端口進(jìn)行寫操作。當(dāng)OEL#為低時(shí)，將左端口讀出的數(shù)據(jù)放到數(shù)據(jù)總線DBUS上；當(dāng)OEL#為高時(shí)，禁止左端口讀出的數(shù)據(jù)放到數(shù)據(jù)總線DBUS上。CER#、RRW、OER#控制右端口讀、寫操作的方式與CEL#、LRW、OER#控制左端口讀、寫操作的方式類似，不過(guò)右端口讀出的數(shù)據(jù)放到指令總線上而不是數(shù)據(jù)總線上。實(shí)驗(yàn)臺(tái)上的OEL#由LRW經(jīng)反相產(chǎn)生。當(dāng)CEL#=0且LRW=1時(shí)，左端口進(jìn)行讀操作，同時(shí)將讀出的數(shù)據(jù)放到數(shù)據(jù)總線DBUS上。當(dāng)CER#=0且LRW=0時(shí)，在T3的上升沿開始進(jìn)行寫操作，將數(shù)據(jù)總線上的數(shù)據(jù)寫入存儲(chǔ)器。實(shí)驗(yàn)臺(tái)上已連接T3到時(shí)序發(fā)生器的T3輸出。實(shí)驗(yàn)臺(tái)上OER#已固定接地，RRW固定接高電平，CER#由CER反相產(chǎn)生，因此當(dāng)CER=1且LDIR=1時(shí),右端口讀出的指令在T4的上升沿打入IR寄存器。存儲(chǔ)器的地址由地址寄存器AR1、AR2提供，而AR1和AR2的內(nèi)容根據(jù)數(shù)碼開關(guān)SW0—SW7設(shè)置產(chǎn)生，并經(jīng)三態(tài)門SW_BUS發(fā)送到數(shù)據(jù)總線時(shí)被AR1或AR2接收,三態(tài)門的控制信號(hào)SW_BUS#是低電平有效。數(shù)據(jù)總線DBUS有5個(gè)數(shù)據(jù)來(lái)源：運(yùn)算器ALU，寄存器堆RF，控制臺(tái)開關(guān)SW0—SW7，雙端口存儲(chǔ)器IDT7132和中斷地址寄存器IAR。在任何時(shí)刻，都不允許2個(gè)或者2個(gè)以上的數(shù)據(jù)源同時(shí)向數(shù)據(jù)總線DBUS輸送數(shù)據(jù),只允許1個(gè)(或者沒(méi)有)數(shù)據(jù)源向數(shù)據(jù)總線DBUS輸送數(shù)據(jù)。在本實(shí)驗(yàn)中，為了保證數(shù)據(jù)的正確設(shè)置和觀察，請(qǐng)令RS_BUS#=1,ALU_BUS=0,IAR_BUS#=1。AR1的控制信號(hào)是LDAR1和AR1_INC。當(dāng)LDAR1=1時(shí)，AR1從DBUS接收地址；當(dāng)AR1_INC=1時(shí),使AR1中的存儲(chǔ)器地址增加１；在T4的上升沿,產(chǎn)生新的地址；LDAR1和AR1_INC兩者不可同時(shí)為１。AR2的控制信號(hào)是LDAR2和M3。當(dāng)M3=1