第八章 工藝集成及封裝

微電子工藝學(xué)

MicroelectronicProcessing

第八章工藝集成與封裝張道禮教授Email:zhang-daoli@163.comVoice:87542894在微波、光電及功率器件的應(yīng)用上通常是采用分立器件(discretedevices)．例如，碰撞電離雪崩渡越時(shí)間二極管(IMPATT)用作微波產(chǎn)生器、激光當(dāng)作光源、可控硅器件(thyristor)作為高功率的開關(guān)．然而，大部分的電子系統(tǒng)是將有源器件(如晶體管)及無源器件(如電阻、電容和電感)一起構(gòu)建在單晶半導(dǎo)體襯底(substrate)上，并通過金屬化的形式互連(interconnect)而形成集成電路(IC)。集成電路擁有許多需通過打線連接(wirebonding)的分立器件所沒有的優(yōu)點(diǎn)．這些優(yōu)點(diǎn)包括：①降低互連的寄生效應(yīng)，因?yàn)榫哂卸鄬咏饘龠B線的集成電路，可大幅度降低全部的連線長度；②可充分利用半導(dǎo)體晶片(wafer)的空間和面積(realestate)，因?yàn)槠骷梢跃o密地布局在IC芯片(chip，或譯晶粒)內(nèi)；③大幅度降低制造成本，因?yàn)榇蚓€連接是一項(xiàng)既耗時(shí)又易出錯的工作。8.1概述下圖為IC制造主要步驟間的相互關(guān)系。IC制造使用具有特定阻值和晶向的拋光晶片(polishedwafers)作為起始材料，薄膜淀積的步驟包含熱氧化生長氧化層、淀積形成多晶硅、介電層及金屬薄膜形成。8.1概述薄膜的形成通常在光刻工藝(lithography)或雜質(zhì)摻雜(doping)之前，在光刻工藝之后，一般接著進(jìn)行刻蝕(etching)，接下來則通常是另一雜質(zhì)摻雜或是薄膜淀積。用掩模版依序地將圖樣(pattern)一層一層地移轉(zhuǎn)到半導(dǎo)體晶片的表面上，IC工藝即大功告成。8.1概述制造工藝結(jié)束之后，每片晶片包含著數(shù)以百計(jì)的相同長方形的芯片(chipsordice)。芯片通常邊長介于1mm～20mm，如圖(a)所示。這些芯片用金剛石鋸或激光切割分隔開。圖(b)所示為一已切割的芯片，圖(c)為單個(gè)MOSFET及雙極型晶體管的頂視圖。8.1概述由圖可看出一個(gè)器件在一個(gè)芯片內(nèi)所占的相對大小。在分離芯片之前，每個(gè)芯片都要經(jīng)過電性測試，有缺陷的芯片通常以黑色墨水打印上記號，好的芯片則被選出來封裝以便在適當(dāng)?shù)臏囟?、電性和金屬連線的環(huán)境下應(yīng)用于電子系統(tǒng)。8.1概述8.1概述IC芯片可能只含有少量器件(如晶體管、二極管、電阻、電容等)，但也往往含有超過十億個(gè)器件。自從1959年的單片集成電路發(fā)明以來，最新(stateoftheart)IC芯片上的器件數(shù)量一直呈指數(shù)增長。我們通常用復(fù)雜程度來標(biāo)稱一個(gè)IC，如具有100個(gè)器件的芯片稱為小規(guī)模集成電路(SSI)，達(dá)1000個(gè)器件者稱為中規(guī)模集成電路(MSI)，達(dá)100000個(gè)器件以上者稱為大規(guī)模集成電路(LSI)，高達(dá)107個(gè)器件者為超大規(guī)模集成電路(VLSI)，而含有更多數(shù)目的器件數(shù)量的芯片則稱為甚大規(guī)模集成電路(ULSI)。

后面我們將介紹兩個(gè)ULSI芯片，一個(gè)為包含超過4200萬個(gè)器件的32位微處理器和一個(gè)具有超過20億個(gè)器件的1G位動態(tài)隨機(jī)存儲器(DRAM)。8.1概述集成電路電阻為了形成集成電路電阻，可以淀積一層具有阻值的薄膜在硅襯底上，然后利用光刻技術(shù)和刻蝕定出其圖樣。也可以在生長于硅襯底上的熱氧化層上開窗。然后注入(或是擴(kuò)散)相反導(dǎo)電型雜質(zhì)到晶片內(nèi)。右圖為利用后者方法形成的兩個(gè)電阻的頂視圖和截面圖，一個(gè)是曲折型，另一個(gè)是直條型。8.2無源器件由如圖所示的掩模版定義出不同的幾何圖樣，可同時(shí)在一個(gè)集成電路中制造出許多不同阻值的電阻。因?yàn)閷λ须娮瓒怨に嚥襟E是相同的，因此將電阻值的大小分成兩部分是很方便的：由離子注入(或是擴(kuò)散)工藝決定薄層電阻(Rs)；由圖樣尺寸決定L/W比例。一旦Rs已知，電阻值可以由L/W的比例得知，或是由電阻圖樣中的方塊數(shù)目得知(每個(gè)方塊的面積為W×W)。端點(diǎn)接觸面積會增加額外的電阻值至集成電路電阻中。就圖中類型的電阻，每個(gè)端點(diǎn)接觸對應(yīng)到大約0.65個(gè)方塊；對曲折型電阻而言，在彎曲處的電場線分布不是均勻地跨過電阻的寬度，而是密集于內(nèi)側(cè)的轉(zhuǎn)角處。因此在彎曲處的一個(gè)方塊并不準(zhǔn)確地等于一個(gè)方塊，而是約為0.65個(gè)方塊。8.2無源器件電阻制備主要方法：a.在襯底上淀積電阻層，然后進(jìn)行光刻和刻蝕；b.在掩蔽層上光刻開出窗口，然后注入／擴(kuò)散與襯底類型相反的雜質(zhì)。電阻制備工藝流程8.2無源器件電阻計(jì)算方法

集成電路中的電阻厚度一定，因此電阻與平面尺寸有關(guān)：其中：L是條形電阻的長度，W是寬度，Rs是方塊電阻，由注入／擴(kuò)散工藝決定。一旦Rs已知，電阻值就由L/W決定。集成電路中的折線形電阻8.2無源器件8.2無源器件試求一個(gè)如圖所示，90μm長，10μm寬的電阻器的電阻值，已知方塊電阻等于1kΩ/□。電阻器的端頭接觸會引起附加電阻，一個(gè)端頭接觸近似于0.65個(gè)方塊。解：電阻器由9個(gè)方塊組成，兩個(gè)端頭接觸相當(dāng)于1.3個(gè)方塊，則電阻值等于：(9＋1.3)×1kΩ/□＝10.3kΩ集成電路電容基本上，在集成電路中有兩種電容：MOS電容和p-n結(jié)電容。MOS(metaloxide-semi-conductor)電容的制造是利用一個(gè)高濃度區(qū)域(如發(fā)射極區(qū)域)作為一個(gè)電極板。上端的金屬電極作為另一個(gè)電極板，中間的氧化層當(dāng)作介電層。MOS電容的頂視圖和截面圖如圖(a)所示。8.2無源器件

MOS電容器件結(jié)構(gòu)：采用一個(gè)重?fù)诫s區(qū)域（如發(fā)射極區(qū)域）為一個(gè)極板，上端金屬層為另一個(gè)極板，介于中間的氧化物作為介質(zhì)。制備方法：a.在襯底上熱生長一層厚氧化物，光刻形成窗口，并刻蝕掉氧化物；b.在窗口處注入/擴(kuò)散形成p＋摻雜區(qū)域，周圍的厚氧化物作為掩模；c.在窗口處再熱生長一層薄氧化物d.金屬化。集成的MOS電容8.2無源器件為了形成MOS電容，一層利用熱氧化的厚氧化層生長在硅襯底上。接著，利用光刻技術(shù)在氧化層上定義出一個(gè)窗口，然后進(jìn)行氧化層刻蝕．以周圍的厚氧化層當(dāng)作掩蔽層，利用擴(kuò)散或是離子注入在窗口區(qū)域內(nèi)形成p+區(qū)域。然后,一層熱氧化的薄氧化層生長在窗口區(qū)域，接下來則是金屬化的步驟。8.2無源器件

此時(shí)，單位面積的電容為：其中是硅氧化物的介電常數(shù)（），d是氧化層厚度。由于下極板為重?fù)诫s材料，MOS電容基本上與加在兩端的電壓無關(guān)，同時(shí)也減小了與之相關(guān)的串聯(lián)電阻。8.2無源器件為了增加電容值，人們開始研究具有較高介電常數(shù)的絕緣體，如氮化硅(Si3N4)及五氧化二鉭(Ta2O5)，其介電常數(shù)分別為7和25。因?yàn)殡娙莸南码姌O板是高濃度材料，因此MOS電容值與所加偏壓無關(guān)。高濃度材料的下電極可同時(shí)降低串聯(lián)電阻。計(jì)算：下面情況下，4m2

面積的MOS電容介質(zhì)存儲的電荷是多少？電子的數(shù)量是多少？兩種情況下電壓均為5V：a.以10nm厚SiO2

為介質(zhì)；b.以5nm厚Ta2O5（介電常數(shù)25）為介質(zhì)。解：以10nm厚SiO2為介質(zhì)，則電量：

那么，電子數(shù)量為：

如果以5nm厚Ta2O5為介質(zhì)，電量：

則電子數(shù)量為：8.2無源器件p-n結(jié)電容：在IC中，有時(shí)用p-n結(jié)作電容。N+-p結(jié)電容的頂視圖與截面圖如圖(b)所示。作為一個(gè)電容時(shí)這個(gè)器件通常為反向偏壓，也就是p區(qū)域?qū)+區(qū)域而言是反向偏壓。P-n結(jié)的電容值并非為一常數(shù)，而是隨著(VR+Vbi)-1/2變化，此處VR是外加的反向偏壓，而Vbi為內(nèi)建電勢。串聯(lián)電阻則高于MOS電容，因?yàn)閜區(qū)域具有較p+區(qū)域高的阻值。8.2無源器件一個(gè)面積為4μm2的電容，具有如下兩種介電層，其所儲存的電荷和電子數(shù)目為多少？假設(shè)這兩種情況外加電壓皆為5V。(1)厚度為10nm的SiO2；(2)厚度為5nm的Ta2O5。解：(1)≈6.9×10-14C或Qs=6.9×10-14C/q=4.3×105個(gè)電子(2)將介電常數(shù)3.9換成25，厚度由10nm變?yōu)?nm后，得到：Q≈8.85×10-13C或Qs=8.85×10-13C/q=5.53×106個(gè)電子

8.2無源器件集成電路電感已被廣泛地應(yīng)用在Ⅲ～V族的單片微波集成電路上(MMIC)。隨著硅器件速度的增加及多層金屬連線技術(shù)的進(jìn)步，在以硅器件為主的無線電射頻(rf)和高頻應(yīng)用上，集成電路電感已經(jīng)越來越受到注意。利用IC工藝可以制作出各式各樣的電感，其中最普遍的為薄膜螺旋形電感。圖(a)與(b)為在硅襯底上，具有兩層金屬螺旋形電感的頂視圖和截面圖。8.2無源器件為了形成一個(gè)螺旋形的電感，可利用熱氧化或是淀積方式在硅襯底上形成一層厚氧化層。然后，淀積第一層金屬作為電感的一端。接著淀積另一層介電層在第一層金屬上。利用光刻方式定義并刻蝕氧化層形成通孔(via)，接著淀積第二層金屬并且將通孔填滿。螺旋形電感可在作為電感第二端的第二層金屬上被定義及刻蝕出來。8.2無源器件為了評價(jià)這個(gè)電感，品質(zhì)因子(qualityfactor)Q是一個(gè)重點(diǎn)考慮的因素。Q被定義為Q=L/R，此處L、R及分別為電感、電阻值及頻率。Q值越高，來自電阻的損失就越小，因此，電路的特性越佳。圖(c)為等效電路模型。R1是金屬本身的電阻，Cp1和Cp1

是金屬線和襯底問的耦合電容，Rsub1和Rsub2分別為金屬線下硅襯底的電阻值。一開始Q值隨著頻率成線性增加，接著在較高頻率下由于寄生電阻與電容的影響，Q值會下降。8.2無源器件可以采取一些方法用來改善Q值。第一種方法是使用低介電常數(shù)(小于3.9)材料來降低Cp1；另一種方法為使用厚膜金屬或是低阻值金屬(如銅、金去取代鋁)來降低R1；第三種方法是使用絕緣襯底[如藍(lán)寶石上硅(silicon-on-sapphire)，玻璃上硅(silicon-on-glass)或石英]來降低Rsub的損失。為了得到薄膜電感的正確值，必須使用復(fù)雜的模擬軟件，如電腦輔助設(shè)計(jì)，來做電路模擬及電感優(yōu)化．薄膜電感的模型必須考慮金屬的電阻、氧化層的電容、金屬線與線問的電容、襯底的電阻、對襯底的電容及金屬線本身和金屬線的互感．因此和集成電容或電阻相比，更難以計(jì)算集成電感的大?。粋€(gè)用來估計(jì)方形平面螺旋形電感的簡單方程式如下：此處0是真空磁導(dǎo)率，L為電感(單位為亨，H)，n為電感圈數(shù)，r為螺旋半徑(單位為米，m)．8.2無源器件對一個(gè)具有10nH電感值的集成電感而言，如果電感圈數(shù)為20，則所需的半徑為多少？解：根據(jù)得：r=10×10-9/(1.2×10-6×202)≈2.08×10-5m=20.8μm8.2無源器件在IC的應(yīng)用上，特別是在VLSI與ULSI方面，為了符合高密度的要求，雙極型(bipolar)晶體管的尺寸必須縮小，下圖為最近幾年來雙極型晶體管尺寸的縮小情況。8.3雙極型晶體管技術(shù)在IC上的雙極型晶體管和分立的晶體管相比，最主要的差別在于所有電極的接觸都位于IC晶片的上表面。且每個(gè)晶體管必須電隔離以免器件間相互作用。1970年之前，利用p-n結(jié)[圖(a)]提供橫向和垂直隔離，此橫向p隔離區(qū)域相對于n型集電區(qū)始終被反向偏置。8.3雙極型晶體管技術(shù)1971年，熱氧化形成的氧化層被用作橫向隔離，基區(qū)與集電區(qū)的接觸可緊鄰隔離區(qū)域，器件尺寸大幅縮小[圖(b)]。20世紀(jì)70年代中期，發(fā)射區(qū)延伸到氧化層的邊界上，面積更為縮減[圖(c)]。目前，所有橫向和垂直尺寸已經(jīng)縮小，發(fā)射區(qū)長條寬度的尺寸已進(jìn)入亞微米范圍[圖(d)]。8.3雙極型晶體管技術(shù)雙極型工藝的發(fā)展采用反偏p-n結(jié)隔離的標(biāo)準(zhǔn)埋層雙極晶體管（SBC：standardburiedcollectortransistor）、收集區(qū)擴(kuò)散隔離雙極晶體管（CDI：collectordiffusedisolationtransistor）以及三擴(kuò)散層雙極晶體管（3D，triplediffusedtransistor），是早期的雙極型晶體管工藝；多晶硅自對準(zhǔn)雙極晶體管，是先進(jìn)的雙極型晶體管工藝。盡可能與CMOS工藝兼容是雙極型工藝發(fā)展的趨勢。近年來，先進(jìn)的雙極型晶體管制備大量采用了CMOS新工藝，如先進(jìn)的隔離技術(shù)、多晶硅發(fā)射極、自對準(zhǔn)結(jié)構(gòu)和異質(zhì)結(jié)雙極晶體管技術(shù)等。8.3雙極型晶體管技術(shù)基本制作程序大部分用于IC的雙極型晶體管為n-p-n型，因?yàn)樵诨鶇^(qū)部分的少數(shù)載流子(電子)有較高的遷移率，使它比p-n-p型具有較快的速度表現(xiàn)。下圖顯示一個(gè)n-p-n雙極型晶體管，其中氧化層作為橫向隔離，n+-p結(jié)作為垂直隔離。橫向氧化層隔離方法不只降低器件尺寸，也降低了寄生電容，此乃因SiO2有較低的介電常數(shù)(SiO2為3.9，硅為11.9)。下面我們將討論用來制作如圖所示晶體管的主要工藝步驟。8.3雙極型晶體管技術(shù)對于n-p-n雙極型晶體管而言，其原始材料為P型、輕摻雜(約1015cm-3)、<111>或<100>晶向、拋光的硅晶片。因?yàn)榻Y(jié)形成在半導(dǎo)體內(nèi)，所以晶格方向的選擇不像MOS器件那般重要。第一步是先形成埋層(buriedlayer)，這一層的主要目的是減少集電區(qū)的串聯(lián)電阻。利用熱氧化法，在晶片上形成一厚氧化層(0.5~1m)，然后在氧化層上開出一個(gè)窗將精確地控制低能量砷離子(約30keV，約1015cm-2)注入到開窗區(qū)域，作為預(yù)淀積(predeposit)[圖(a)]。接著，用一高溫(約1100oC)再分布的步驟，形成約具有20/口電阻的n+埋層。8.3雙極型晶體管技術(shù)第二步是淀積n型外延層。在去除表面氧化層后，將晶片放人外延反應(yīng)爐，進(jìn)行外延生長，外延層的厚度和摻雜濃度取決于器件最終的應(yīng)用。模擬電路(有較高電壓作放大用)需要較厚的外延層(約10m)和較低的摻雜濃度(約5×1015cm-3)，然而數(shù)字電路(有較低電壓作開關(guān)用)則需要較薄的外延層(約3m)和較高的摻雜濃度(約2×1016cm-3)。圖(b)表示經(jīng)過外延工藝后器件的截面圖。要注意的是，從埋層有雜質(zhì)向外擴(kuò)散(outdiffusion)到外延層的現(xiàn)象產(chǎn)生。為了將外擴(kuò)散減至最低，應(yīng)使用低溫外延工藝及在埋層內(nèi)使用低擴(kuò)散系數(shù)的雜質(zhì)(如砷)。8.3雙極型晶體管技術(shù)第三步是形成橫向氧化層隔離區(qū)域。一層薄的氧化層(約50nm)先以熱氧化方式生長在外延層上，接著淀積氮化硅(約100nm)。如果氮化硅直接淀積在硅上而沒有一層薄的氧化層作墊層，在后續(xù)的高溫工藝中氮化硅會對硅晶片表面造成傷害。接著，使用光刻膠作為掩蔽層，將氮化硅一氧化層及約一半的外延層刻蝕掉[圖(c)和(d)]。然后，將硼離子注入裸露出的硅晶片內(nèi)[圖(d)]。8.3雙極型晶體管技術(shù)隨后，除去光刻膠，并將晶片置入氧化爐管內(nèi)。因?yàn)榈栌蟹浅５偷难趸俾?，所以厚氧化層只會在未受氮化硅保護(hù)的區(qū)域內(nèi)生長。隔離的氧化層通常長到某個(gè)厚度，使得氧化層表面和原本硅晶片表面形成同一平面以降低表面不平。這個(gè)氧化層隔離工藝稱作硅的局部氧化(LOCOS)。8.3雙極型晶體管技術(shù)圖(a)為在去除氮化硅之后的隔離氧化層的截面圖。由于析出效應(yīng)，注入的硼離子大部分在隔離氧化層下被推擠形成一p+層，這層被稱為p+溝道阻斷層(channelstop或簡稱chanstop)，因?yàn)楦邼舛鹊膒型半導(dǎo)體可以防止表面反型(surfaceinversion)及消除在相鄰埋層問可能的高電導(dǎo)路徑(或溝道)。8.3雙極型晶體管技術(shù)第四步是形成基極區(qū)域。用光刻膠作為掩蔽層保護(hù)器件的右半邊，然后注入硼離子(約1012cm-2)形成基極區(qū)域，如圖(b)所示。另一個(gè)光刻工藝則用來除去基區(qū)中心附近小面積區(qū)域之外的所有薄氧化層[圖(c)]。8.3雙極型晶體管技術(shù)第五步是形成發(fā)射極區(qū)域。如圖(d)所示，基區(qū)接觸區(qū)域被光刻膠所形成的掩蔽層保護(hù)，然后用低能量、高劑量(約1016cm-2)的砷離子注入形成n+發(fā)射區(qū)和n+集電區(qū)接觸區(qū)域。接著將光刻膠除去，最后一道金屬化步驟形成基區(qū)、發(fā)射區(qū)和集電區(qū)的接觸。在這基本的雙極型晶體管工藝中，有六個(gè)步驟是生長薄膜、六道光刻步驟、四次離子注入及四次刻蝕步驟。每個(gè)步驟必須精確地監(jiān)控，任何一步的失敗通常會導(dǎo)致晶片報(bào)廢而功虧一簣。8.3雙極型晶體管技術(shù)雜質(zhì)分布右圖為一制作完成的晶體管沿垂直于表面且經(jīng)過發(fā)射區(qū)、基區(qū)和集電區(qū)的摻雜分布。發(fā)射區(qū)分布相當(dāng)陡，這是由于摻雜濃度依賴于擴(kuò)散系數(shù)?；鶇^(qū)可用恒定摻雜總量擴(kuò)散的高斯分布來估計(jì)。集電區(qū)取決于外延區(qū)的摻雜量，然而在較大的深度時(shí)，會因埋層的外擴(kuò)現(xiàn)象而增加。8.3雙極型晶體管技術(shù)8.3雙極型晶體管技術(shù)介質(zhì)隔離在前面所描述用于雙極型晶體管的隔離方法中，器件之間用其周圍的氧化層來隔離，而器件與襯底之間用一個(gè)n+-p結(jié)(埋層)來隔離。但在高電壓的應(yīng)用時(shí)，另一種稱做介質(zhì)隔離(dielectricisolation)的方式，被用來隔離形成很多個(gè)小區(qū)域的單晶半導(dǎo)體。這個(gè)方法是用介質(zhì)來隔離器件與襯底及其周圍相鄰的器件。右圖為介質(zhì)隔離的工藝順序。首先用高能氧離子注入，在<100>晶向的n型硅襯底上生長一氧化層[圖(a)]。接著，晶片經(jīng)高溫退火工藝，使注入的氧離子與硅原子反應(yīng)形成氧化層。來自于離子注入的傷害也在退火工藝中被修補(bǔ)消除[圖(b)]。之后，可得到被完全隔離于氧化層上的n型硅薄層(稱為絕緣層上硅，silicon-on-insulator，SOI)，這個(gè)工藝稱為氧注入隔離。8.3雙極型晶體管技術(shù)因?yàn)樯厦娴墓璞∧ず鼙?，因此用前述LOCOS工藝或先刻蝕出一個(gè)溝槽[trench，圖(c)]再用二氧化硅將其填滿[圖(d)]就可以很容易地形成隔離區(qū)域。接下來的工藝步驟是形成p型基區(qū)、n+型發(fā)射區(qū)和集電區(qū)，與前述方法幾乎相同。主要優(yōu)點(diǎn)：在發(fā)射極與集電極間的擊穿電壓高，可以超過數(shù)百伏，且和現(xiàn)今CMOS工藝整合相容，在混合高電壓和高密度集成電路上非常有用。8.3雙極型晶體管技術(shù)自對準(zhǔn)多晶硅雙極型結(jié)構(gòu)在前面的工藝，需要另一道光刻工藝去定義用于分離基區(qū)與發(fā)射區(qū)接觸區(qū)域的氧化層區(qū)域。這會造成在隔離區(qū)域內(nèi)有一大塊不起作用的器件面積，不但會增加寄生電容，也會增加導(dǎo)致晶體管特性衰退的電阻。降低這些不利效應(yīng)的最佳方法是使用自對準(zhǔn)(selfaIigned)結(jié)構(gòu)。最常用的自對準(zhǔn)結(jié)構(gòu)具有雙多晶硅層結(jié)構(gòu)，并采用多晶硅填滿溝槽的先進(jìn)隔離技術(shù)，如下圖所示。8.3雙極型晶體管技術(shù)右圖為自對準(zhǔn)雙多晶硅(n-p-n)雙極型結(jié)構(gòu)的制作步驟。晶體管是建構(gòu)在n型外延層上。利用反應(yīng)離子刻蝕，刻蝕出一個(gè)穿過n+次集電極區(qū)到p-襯底區(qū)、深5.0m的溝槽。然后生長一層薄熱氧化層，作為在溝槽底部進(jìn)行溝道阻斷硼離子注入時(shí)的屏蔽層。接著，用無摻雜的多晶硅填滿溝槽，再用厚的平坦場氧化層蓋住溝槽。8.3雙極型晶體管技術(shù)接著淀積第一多晶硅層并利用硼離子使其變?yōu)楦邠诫s濃度，此p+多晶硅(多晶硅1)將被當(dāng)作固態(tài)擴(kuò)散源(solid-phasediffusionsource)，來形成非本征的基區(qū)(extrinsicbase)與基區(qū)的電極。之后，以化學(xué)氣相淀積(CVD)的氧化層與氮化硅來覆蓋此多晶硅層[圖(a)]；使用發(fā)射區(qū)掩模版定義出發(fā)射區(qū)面積區(qū)域；利用干法刻蝕工藝在CVD氧化層與多晶硅1上產(chǎn)生一個(gè)開口[圖(b)]。8.3雙極型晶體管技術(shù)隨后，以熱氧化法在被刻蝕過的結(jié)構(gòu)上生長一層熱氧化層。此時(shí)高摻雜多晶硅的垂直側(cè)壁上也將同時(shí)生長一個(gè)較厚的側(cè)壁氧化層(大約0.1～0.4m)。這側(cè)壁氧化層的厚度決定了在基區(qū)與發(fā)射區(qū)接觸邊緣之間的間距。在熱氧化層生長的步驟時(shí)，來自多晶硅1的硼外擴(kuò)散到襯底[圖(c)]形成非本征的p+基極區(qū)域。因?yàn)榕饡M向與縱向擴(kuò)散，所以非本征的基極區(qū)域能夠與接下來在發(fā)射區(qū)接觸下方形成的本征基極區(qū)域(intrinsicbase)接觸。8.3雙極型晶體管技術(shù)在生長氧化層之后，接著利用硼的離子注入形成本征基極區(qū)域[圖(d)]。這步驟可用來自對準(zhǔn)本征與非本征基極區(qū)域。在去除接觸位置上的所有氧化層后，接著淀積第二多晶硅層(多晶硅2)并將砷或磷注入。此n+多晶硅將作為形成發(fā)射極區(qū)域與發(fā)射區(qū)電極的固態(tài)擴(kuò)散源。然后，雜質(zhì)會從多晶硅2向外擴(kuò)散形成一個(gè)淺發(fā)射極區(qū)域。8.3雙極型晶體管技術(shù)用基區(qū)與發(fā)射區(qū)外擴(kuò)的快速退火步驟，有助于形成淺的發(fā)射區(qū)一基區(qū)結(jié)與集電區(qū)一基區(qū)結(jié)。最后，淀積鉑(Pt)薄膜并進(jìn)行燒結(jié)(sinter)以在n+多晶硅發(fā)射區(qū)與p+多晶硅基區(qū)的接觸上形成硅化鉑(PtSi)[圖(e)]。這種結(jié)構(gòu)可制作小于最小光刻尺寸的發(fā)射極區(qū)域。此乃因當(dāng)側(cè)壁氧化層形成時(shí)，側(cè)壁熱氧化層占據(jù)大于原先多晶硅的體積，此側(cè)壁氧化層將會填充部分接觸孔。因此，如果在每邊生長0.2m厚的側(cè)壁氧化層，0.8m寬的開口將大約縮至0.4m。8.3雙極型晶體管技術(shù)標(biāo)準(zhǔn)埋層雙極晶體管（SBC）工藝流程a）埋層形成，n注入，推進(jìn)；b）外延層生長；c）SiO2緩沖層＆淀積Si3N4阻擋層淀積、光刻；d）溝道阻斷注入形成p-n結(jié)隔離；n+埋層n+n+8.3雙極型晶體管技術(shù)e）

局部氧化；f）本征基區(qū)硼注入，推進(jìn)；g）接觸孔光刻；h）非本征基區(qū)硼注入，推進(jìn)。8.3雙極型晶體管技術(shù)i）

發(fā)射區(qū)及集電區(qū)接觸注入，推進(jìn)；j）金屬化。8.3雙極型晶體管技術(shù)多晶硅自對準(zhǔn)雙極晶體管的工藝流程隔離之后進(jìn)行P型重?fù)诫s的多晶硅和氧化層淀積發(fā)射區(qū)光刻8.3雙極型晶體管技術(shù)熱生長氧化層的同時(shí)，p+摻雜多晶硅擴(kuò)散形成非本征基區(qū)本征基區(qū)注入（輕摻雜）8.3雙極型晶體管技術(shù)n+多晶硅淀積，熱擴(kuò)散形成n+發(fā)射區(qū)

多晶硅發(fā)射極：改善電流增益，縮小器件縱向尺寸。自對準(zhǔn)發(fā)射極和基區(qū)接觸：發(fā)射極和基區(qū)接觸直接對準(zhǔn)形成，不需兩次光刻，減小器件內(nèi)部電極接觸之間的距離。8.3雙極型晶體管技術(shù)8.4MOSFET技術(shù)目前，MOSFET是ULSI電路中最主要的器件，因?yàn)樗杀绕渌N類器件縮小至更小的尺寸。MOSFET的主要技術(shù)為CMOS(CMOSFET，complementaryMOSFET)技術(shù)，用此技術(shù)，n溝道與p溝道MOSFET(分別稱為NMOS與PMOS)可以制作在同一芯片內(nèi)。CMOS技術(shù)對ULSI電路而言特別具有吸引力，因?yàn)樵谒蠭C技術(shù)中，CMOS技術(shù)具有最低的功率消耗。右圖為近年來MOSFET的尺寸按比例縮小的趨勢。在20世紀(jì)70年代初期，柵極長度為7.5m，其對應(yīng)的器件面積大約為6000m。隨著器件的縮小，器件面積也大幅度地縮小。對于一個(gè)柵極長度為0.5m的MCSFET而言，器件面積可以縮小至小于早年MOSFET面積的1％。預(yù)期器件的縮小化將會持續(xù)下去。在21世紀(jì)初，柵極長度將會小于0.10m。8.4MOSFET技術(shù)柵極源極漏極襯底四端MOSFET剖面NMOS：PMOS：

要得到良好受控的閾值電壓，需要控制：氧化層厚度、溝道中摻雜濃度、金屬半導(dǎo)體功函數(shù)以及氧化層電荷。8.4MOSFET技術(shù)基本工藝下圖為一個(gè)尚未進(jìn)行最后金屬化工藝的n溝道MOSFET的透視圖。最上層為磷硅玻璃(PSG)，它通常用來作為多晶硅柵極與金屬連線間的絕緣體及可動離子的吸雜層。8.4MOSFET技術(shù)與雙極型晶體管比較，可注意到MOSFET基本結(jié)構(gòu)較為簡單。雖然這兩種器件都使用橫向氧化層隔離，雙極型晶體管則需要一個(gè)埋層n+-p結(jié)，但MOSFET不需要垂直隔離。MOSFET的摻雜分布不像雙極型晶體管那般復(fù)雜，所以摻雜分布的控制也就不那么重要。8.4MOSFET技術(shù)制作一個(gè)n溝道MOSFET(NMOS)，其起始材料為p型、輕摻雜(約1015cm-3)、<100>晶向、拋光的硅晶片。<100>晶向的晶片比<111>晶向的晶片好，因?yàn)槠浣缑嫦葳迕芏?interfacetrapdensity)大約是<111>晶向上的十分之一。第一步工藝是利用LOCOS技術(shù)形成氧化層隔離。這道工藝步驟與雙極型晶體管工藝類似，都是先長一層薄的熱氧化層作為墊層(約35nm)，接著淀積氮化硅(約150nm)[圖(a)]。8.4MOSFET技術(shù)有源器件區(qū)域是利用光刻膠作為掩蔽層定義出的，然后通過氮化硅一氧化層的組合物進(jìn)行硼離子溝道阻斷注入[圖(b)]。接著，刻蝕未被光刻膠覆蓋的氮化硅層，在剝除光刻膠之后，將晶片置入氧化爐管，在氮化硅被去除掉的區(qū)域長一氧化層(稱為場氧化層，fieldoxide)，同時(shí)也注入硼離子。場氧化層的厚度通常為0.5～1m。8.4MOSFET技術(shù)第二步是生長柵極氧化層及調(diào)整閾值電壓。先去除在有源器件區(qū)域上的氮化硅一二氧化硅的組合物，然后長一層薄的柵極氧化層(小于10nm)。如圖(c)所示，對一個(gè)增強(qiáng)型n溝道的器件而言，注入硼離子到溝道區(qū)域來增加閾值電壓至一個(gè)預(yù)定的值(如+0.5V)。對于一個(gè)耗盡型n溝道器件而言，注入砷離子到溝道區(qū)域用以降低閾值電壓(如-0.5V)。8.4MOSFET技術(shù)第三步形成柵極。先淀積一層多晶硅，再用磷擴(kuò)散或離子注入，將多晶硅變?yōu)楦邼舛葥诫s。使其薄層電阻達(dá)到典型的20～30/□。這個(gè)阻值對于柵極長度大于3m的MOSFET是適當(dāng)?shù)?，但對于更小尺寸的器件而言，多晶硅化?polycide)可用來當(dāng)作柵極材料以降低薄層電阻至1/□左右。多晶硅化物為金屬硅化物與多晶硅的組合物，常見的有鎢的多晶硅化物(W-polycide)。8.4MOSFET技術(shù)第四步形成源極與漏極。在柵極圖形完成后[圖(d)]，柵極可用作砷離子注入(約5×1015cm-2，30keV)形成源極與漏極的掩蔽層[圖(a)]，因此源極與漏極對柵極而言也具有自對準(zhǔn)效果，所以唯一造成柵—漏極重疊的因素是由于注入離子的橫向散布(對于30keV的砷，上只有5nm)。如果在后續(xù)工藝中用低溫工藝將橫向擴(kuò)散降至最低，則寄生柵—漏極電容與柵—源極耦合電容將可比柵極—溝道電容小很多。8.4MOSFET技術(shù)最后一步是金屬化。先淀積磷硅玻璃(P-glass)于整片晶片上，接著通過加熱晶片，使其流動以產(chǎn)生一個(gè)平坦的表面[圖(b)]。之后，在磷硅玻璃上定義和刻蝕出接觸窗。然后淀積一金屬層(如鋁)并定出圖形。完成后的MOSFET其截面如圖(c)所示。圖(d)為對應(yīng)的頂視圖。柵極的接觸通常被安置在有源器件區(qū)域之外，以避免對薄柵極氧化層產(chǎn)生可能的傷害。8.4MOSFET技術(shù)8.4MOSFET技術(shù)對于一個(gè)柵極氧化層為5nm的MOSFET，可承受的最大柵極—源極間的電壓為多少？假設(shè)氧化層擊穿電場為8MV/cm，襯底電壓為零。解：V=E×d=8×106×5×10-7=4(V)8.4MOSFET技術(shù)存儲器器件存儲器是可以由位(bits)來儲存數(shù)字信息(或資料)的器件。許多存儲器芯片都利用NMOS技術(shù)來設(shè)計(jì)與制造。對于大多數(shù)的大容量存儲器而言，隨機(jī)存儲器(randomaccessmemory，RAM)結(jié)構(gòu)較被看好。在一個(gè)RAM中，存儲器細(xì)胞(簡稱存儲單元，cell)以矩陣方式組織，可在任意順序下存取信息(也就是儲存、擷取或是擦除)而和它們的實(shí)際位置無關(guān)。靜態(tài)隨機(jī)存儲器(SRAM)只要有電源供應(yīng)，就可以一直維持儲存的信息。SRAM基本上是一個(gè)可以儲存一位信息的觸發(fā)器電路(flip-flop)。一個(gè)SRAM存儲單元包含四個(gè)增強(qiáng)型MOSFET和兩個(gè)耗盡型MOSFET。耗盡型MOSFET可用無摻雜的多晶硅電阻取代以減小功率消耗。為了降低存儲單元面積與功率消耗而發(fā)展出了動態(tài)隨機(jī)存儲器(DRAM)。圖(a)為由一個(gè)晶體管所構(gòu)成的DRAM存儲單元的電路圖，其中晶體管作為開關(guān)，而一位的信息則可存于儲存電容中。儲存電容的電壓代表存儲器的狀態(tài)。例如，+1.5V可定義成邏輯1而0V定義成邏輯0。通常儲存的電荷會在數(shù)毫秒內(nèi)消失，主要是由于電容的漏電流所造成的，因此，動態(tài)存儲器需要周期性地刷新(refresh)儲存的電荷。8.4MOSFET技術(shù)圖(b)為DRAM存儲單元的版圖(layout)，圖(c)則為沿AA’方向所對應(yīng)的截面圖。儲存電容利用溝道區(qū)域作下電極，多晶硅柵極作上電極，柵極氧化層則為介電層。行線(rowline)為一金屬連線，用以減小由于寄生電阻(R)與寄生電容(C)產(chǎn)生的尺C延遲。列線(columnline)則由n+擴(kuò)散所組成。8.4MOSFET技術(shù)MOSFET內(nèi)部漏極用來作為儲存柵極下的反型層與傳輸柵極間的導(dǎo)電連接.通過使用雙層多晶硅(double-levelpolysilicon)的方法可省去漏極區(qū)域，如圖(d)所示。第二個(gè)多晶硅電極由一層熱氧化層與第一層多晶硅隔開，這層熱氧化層在第二層電極被淀積形成前就被生長在第一層多晶硅上。因此，從行線來的電荷可以直接通過傳輸柵極與儲存柵極下的連續(xù)反型層輸運(yùn)至位于儲存柵極下的儲存區(qū)域。8.4MOSFET技術(shù)為了符合高密度DRAM的要求，DRAM結(jié)構(gòu)已經(jīng)發(fā)展成具有堆疊式(stack)或溝槽式電容的三維空間架構(gòu)。下圖(a)顯示一個(gè)簡單的溝槽式存儲單元結(jié)構(gòu)凹，其優(yōu)點(diǎn)為存儲單元的電容可通過增加溝槽深度來增加而不需增加存儲單元在硅晶片上的表面積。制作溝槽式存儲單元時(shí)，最主要的困難在于如何刻蝕出深溝槽。深溝槽需要圓形的底部轉(zhuǎn)角及在溝槽壁上生長均勻的薄介電層。8.4MOSFET技術(shù)圖(b)為一堆疊式存儲單元結(jié)構(gòu)。因?yàn)樵诖嫒【w管(accesstransistor)上堆疊儲存電容，所以儲存電容得以增加。利用熱氧化或是CVD氮化硅的方法可在兩層多晶硅電極中間形成介電層。因此，堆疊式結(jié)構(gòu)的工藝較溝槽式簡單。8.4MOSFET技術(shù)上圖為1G位DRAM芯片，這個(gè)存儲器芯片采用0.18m設(shè)計(jì)標(biāo)準(zhǔn)。溝槽式電容與其周邊電路是CMOS。芯片的面積為390mm2

(14.3mm×27.3mm)。包含超過20億個(gè)器件，工作電壓為2.5V。一般安裝在可提供適當(dāng)散熱、有88個(gè)腳位的陶瓷封裝上。8.4MOSFET技術(shù)SRAM與DRAM兩者都是揮發(fā)性存儲器，亦即當(dāng)電源關(guān)掉后，所儲存的信息將會“灰飛煙滅”。相形之下，非揮發(fā)性存儲器則可在電源關(guān)掉后，仍保留信息。右圖(a)為一個(gè)有浮柵極(floating-gate)的非揮發(fā)性存儲器，它基本上是一個(gè)柵極變更過的傳統(tǒng)MOSFET。此復(fù)合式柵極由一個(gè)一般柵極(控制柵極)與一個(gè)被絕緣體包圍的浮柵極構(gòu)成。當(dāng)外加大的正電壓至控制柵極，電荷會由溝道區(qū)域穿過柵極氧化層注入到浮柵極內(nèi)；當(dāng)外加電壓移去時(shí)，注入的電荷可以長期儲存于浮柵極內(nèi)。要移除這個(gè)電荷，必須施加一個(gè)大的負(fù)電壓到控制柵極上，使得電荷可以注入回溝道區(qū)域內(nèi)。8.4MOSFET技術(shù)另一種非揮發(fā)性存儲器是金屬-氮化硅-SiO2-半導(dǎo)體，如圖(b)所示。當(dāng)加上正電壓時(shí)，電子可以隧穿(tunnel)過薄氧化層(約2nm)，在SiO2—氮化硅界面被捕捉而成為儲存電荷。對于這兩種非揮發(fā)性存儲器，可用兩個(gè)串聯(lián)柵極電容表示其等效電路，如圖(c)所示。儲存于C1的電荷會造成閾值電壓偏移，使器件處于較高閾值電壓狀態(tài)(邏輯1)。對于一個(gè)設(shè)計(jì)良好的存儲器器件，電荷保存時(shí)間可以超過100年。為了擦除存儲器(即將儲存電荷移除)以及將器件回復(fù)到較低的閾值電壓狀態(tài)(邏輯0)，可使用柵極電壓或其他方法(如紫外線)。8.4MOSFET技術(shù)非揮發(fā)性半導(dǎo)體存儲器已廣泛運(yùn)用在便攜式電子系統(tǒng)上，如移動電話、數(shù)碼相機(jī)和IC卡。下圖中上方的圖片為一IC卡。圖中，底部的圖解則顯示存有信息的非揮發(fā)性存儲器器件可通過總線讀寫信息到中央處理器(CPU)。8.4MOSFET技術(shù)與傳統(tǒng)磁片的有限容量(1K位)相比，非揮發(fā)性存儲器的容量可以增加到16K位、64K位或依應(yīng)用功能甚至可以更大(如儲存?zhèn)€人相片或指紋)。通過IC卡讀寫機(jī)，儲存的信息可應(yīng)用于多方面，如通訊(插卡式電話、移動無線電通訊)、賬款處理(電子錢包、信用卡)、付費(fèi)電視、交通運(yùn)輸(電子票、大眾運(yùn)輸)、醫(yī)療(病歷卡)及門禁控制。IC卡在全球信息與服務(wù)業(yè)扮演舉足輕重的角色．8.4MOSFET技術(shù)CMOS技術(shù)單阱技術(shù)→雙阱技術(shù)；多晶硅柵技術(shù)：摻雜多晶硅替代鋁，源漏自對準(zhǔn)；硅化物柵技術(shù)：降低柵電極電阻；帶側(cè)墻的漏端輕摻雜結(jié)構(gòu)（LDD）：降低短溝MOSFET熱載流子效應(yīng)；淺槽隔離（STI）：替代LOCOS，提高集成度；雙摻雜多晶硅柵結(jié)構(gòu)：NMOS－n＋柵，PMOS－p＋柵；暈環(huán)（Halo）技術(shù)；化學(xué)機(jī)械拋光（CMP）；雙金屬鑲嵌（DD）：銅互連；8.4MOSFET技術(shù)右圖(a)為一CMOS反相器，它有一個(gè)特性：在任一邏輯狀態(tài)，由VDD到接地間的串聯(lián)路徑上，其中有一個(gè)器件不導(dǎo)通。因此在任一穩(wěn)定邏輯狀態(tài)下，只有小的漏電流；只有在開關(guān)狀態(tài)時(shí)，兩個(gè)器件才會同時(shí)導(dǎo)通，也才會有明顯的電流流過CMOS反相器。因此，平均功率消耗相當(dāng)小(nW級）。當(dāng)每個(gè)芯片上器件數(shù)目增多時(shí)，功率消耗變成一個(gè)主要限制因素。低功率消耗就成為CMOS電路最吸引人的特色。8.4MOSFET技術(shù)圖(b)為CMOS反相器的布局，圖(c)則為沿著A-A’的器件截面圖。在這個(gè)工藝中，先在n型襯底上進(jìn)行p型注入摻雜而形成一個(gè)p型阱(或p型槽)。p型摻雜濃度必須足夠高才能過度補(bǔ)償n型襯底的背景濃度。對于p型阱的n溝道MOSFET，工藝則與前面所提過的相同。8.4MOSFET技術(shù)對于p溝道MOSFET而言，注入11B+或(BF2)+離子至n型襯底形成源極與漏極。75As+離子用于溝道離子注入來調(diào)整閾值電壓及在p溝道附近的場氧化層下形成n+溝道阻斷。因制作p溝道MOSFET需要p阱和其他步驟，所以制作CMOS電路的步驟是NMOS電路的兩倍。因此，在工藝復(fù)雜性與降低功耗間需有所取舍。8.4MOSFET技術(shù)除了上述p阱，另一個(gè)替代方法是在p型襯底內(nèi)形成n阱，如圖(a)所示。這時(shí)，n型摻雜濃度必須足夠高才能過度補(bǔ)償p型襯底的背景濃度。不管用p阱還是n阱，阱中的溝道遷移率會衰退，因?yàn)檫w移率是由全部摻雜濃度(NA+ND)決定的。最近有一種方法為在輕摻雜的襯底內(nèi)注入兩個(gè)分離的阱[圖(b)]，稱為雙阱(twintubs)。因?yàn)樵谌我悔逯卸疾恍枰^度補(bǔ)償，所以可以得到較高的遷移率。8.4MOSFET技術(shù)閂鎖效應(yīng)（LatchUp）

CMOS晶片中，在電源VDD

和地線GND（VSS）之間由于寄生的PNP和NPN雙極晶體管相互影響而產(chǎn)生一個(gè)低阻抗通路，它的存在會使VDD

和GND之間產(chǎn)生大的漏電流，可能對芯片造成永久性破壞。寄生元件：橫向NPN晶體管，垂直PNP晶體管。阱NPNPNP8.4MOSFET技術(shù)所有CMOS電路都有寄生雙極型晶體管所引起的閂鎖問題。消除閂鎖效應(yīng)的方法：在重?fù)诫s襯底上生長的輕摻雜外延層中制造器件。因?yàn)榈碗娮枰r底可以旁路外延層，降低基區(qū)電阻Rsub。同時(shí)重?fù)诫s襯底可以促進(jìn)外延層基區(qū)少數(shù)載流子的復(fù)合，從而使寄生晶體管失效；

8.4MOSFET技術(shù)另一個(gè)可有效避免閂鎖問題的工藝技術(shù)為使用深溝槽隔離，如圖(c)所示。在此技術(shù)中，利用各向異性反應(yīng)離子濺射刻蝕刻蝕出一個(gè)比阱還要深的隔離溝槽，接著在溝槽的底部和側(cè)壁上生長熱氧化層，然后淀積多晶硅或SiO2以將溝槽填滿。這種技術(shù)消除了閂鎖現(xiàn)象，因?yàn)閚溝道與p溝道器件被深溝槽隔離開了。以下將討論關(guān)于溝槽隔離的詳細(xì)步驟與相關(guān)的CMOS工藝。8.4MOSFET技術(shù)MOS工藝技術(shù)的發(fā)展PMOSNMOSCMOS改進(jìn)的CMOS例：N阱硅柵CMOS制備流程PPa.氧化b.刻蝕阱區(qū)窗口8.4MOSFET技術(shù)c.n阱形成：離子注入d.SiO2、Si3N4淀積f.場氧化e.刻蝕有源區(qū)，場區(qū)硼離子注入8.4MOSFET技術(shù)g.除去Si3N4，柵氧化層生長h.多晶硅淀積j.刻PMOS管硅柵，硼離子自對

準(zhǔn)注入，形成PMOS管刻N(yùn)MOS管硅柵，砷離子自對準(zhǔn)注入形成NMOS管8.4MOSFET技術(shù)l.磷硅玻璃回流，開接

觸孔，金屬化，鈍化k.磷硅玻璃淀積8.4MOSFET技術(shù)一、阱形成技術(shù)8.4MOSFET技術(shù)阱形成技術(shù)在CMOS中，阱可為單阱(singlewell)、雙阱(twinwell)或是倒退阱(retrogradewell)。雙阱工藝有一些缺點(diǎn)，如需超過1050℃的高溫工藝及超過8h的長擴(kuò)散時(shí)間來達(dá)到所需2～3m的深度。這種工藝中，表面摻雜濃度是最高的，摻雜濃度隨著深度遞減。為了降低工藝溫度和時(shí)間，可利用高能離子注入將離子直接注入到想要的深度而不需通過表面擴(kuò)散。如此一來，深度由離子注入的能量來決定，因此可用不同的注入能量來設(shè)計(jì)不同深度的阱。這種工藝中，阱的摻雜分布峰值將位于硅襯底中的某個(gè)深度，因而被稱為倒退阱。p襯底n阱p+n+多晶硅n襯底p阱n+p+多晶硅p阱n阱n+p+n+／p+襯底外延層多晶硅優(yōu)點(diǎn)：a.可單獨(dú)調(diào)整N/PMOS參數(shù)，使CMOS達(dá)到最佳性能；b.N/PMOS距離可以更近，有利于集成度提高。8.4MOSFET技術(shù)右圖為在倒退阱與一般傳統(tǒng)熱擴(kuò)散阱中摻雜分布的比較。對于n型倒退阱與p型倒退阱而言，所需能量分別為700keV及400keV。如前所述，高能離子注入的優(yōu)點(diǎn)在于可在低溫及短時(shí)間條件下形成阱，故可降低橫向擴(kuò)散及增加器件密度。倒退阱優(yōu)于傳統(tǒng)阱的地方有：①由于底部的摻雜濃度高，倒退阱的阻值較傳統(tǒng)阱低，所以可以將閂鎖問題降至最低；②溝道阻斷可與倒退阱的離子注入同時(shí)形成，減少工藝步驟與時(shí)間；⑧在底部較高的阱摻雜可以降低源極與漏極產(chǎn)生穿通(punch-through)的幾率。8.4MOSFET技術(shù)二、先進(jìn)隔離技術(shù)先進(jìn)隔離技術(shù)傳統(tǒng)的隔離工藝有一些缺點(diǎn)，使得其不適合于深亞微米(小于0.25m)工藝。硅的高溫氧化與長氧化時(shí)間造成用于溝道阻斷的注入離子(對nMOSFET而言，通常為硼)侵入有源區(qū)域并導(dǎo)致VT偏移。因此，橫向氧化會導(dǎo)致有源區(qū)域的面積減小。此外，在亞微米隔離間隔中，場氧化層的厚度明顯小于生長在寬間隔中的場氧化層。溝槽隔離技術(shù)可以避免這些問題，且已成為隔離的主流技術(shù)。8.4MOSFET技術(shù)右圖為形成一深(大于3m)而窄(小于2m)的溝槽隔離技術(shù)的工藝，包含四個(gè)步驟：開出圖形、刻蝕硅襯底、填充介電材料(如SiO2或無摻雜的多晶硅)及平坦化。深溝槽隔離可用于先進(jìn)CMOS與雙極型器件及溝槽式DRAM。因?yàn)楦綦x材料是利用CVD淀積，所以不需要長時(shí)間或高溫工藝，且可以消除橫向氧化和硼侵入的問題。8.4MOSFET技術(shù)另一個(gè)例子為下圖所示用于CMOS的淺溝槽隔離(深度小于1m)。在定義出圖形后[圖(a)]，刻蝕出溝槽區(qū)域[圖(b)]，接著重新填入氧化層[圖(c)]，在重新填入氧化層之前，可先進(jìn)行用于溝道阻斷的離子注入。填入的氧化層高過溝槽，位于氮化硅上的氧化層應(yīng)被除去。8.4MOSFET技術(shù)化學(xué)機(jī)械拋光用來去除氮化硅上的氧化層以得到平整的表面[圖(d)]。由于氮化硅對于拋光具有高抵抗性，所以氮化硅可當(dāng)作CMP工藝中的掩蔽層。拋光后，氮化硅和氧化層分別用磷酸及氫氟酸去除。這個(gè)平坦化步驟，有助于接下來定義出多晶硅的圖形及多層金屬連線工藝的平坦化。8.4MOSFET技術(shù)CMOS的源漏結(jié)構(gòu)擴(kuò)散(P，B)/離子注入(As，B)LDD：低能離子注入（As，BF2）Halo：超低能離子注入（As，BF2，In）8.4MOSFET技術(shù)三、柵極工程技術(shù)柵極工程技術(shù)如果用n+多晶硅作為PMOS與NMOS的柵極，PMOS的閾值電壓(VT≈-0.5～-1.0V)必須用硼離子注入來調(diào)整。這會使得PMOS的溝道變?yōu)槁癫厥?，如圖(a)所示。當(dāng)器件尺寸縮小至0.25m以下時(shí)，埋藏式PMOS將會遭遇很嚴(yán)重的短溝道效應(yīng)(shortchanneleffect)。8.4MOSFET技術(shù)短溝道效應(yīng)

溝道長度減小到一定程度后出現(xiàn)的一系列二級物理效應(yīng)統(tǒng)稱為短溝道效應(yīng)。這些二級物理效應(yīng)包括：

a.短溝道器件閾值電壓對溝道長度的變化非常敏感：溝道長度減小到一定程度后，源、漏結(jié)的耗盡區(qū)在整個(gè)溝道中所占的比重增大，柵下面的硅表面形成反型層所需的電荷量減小，因而閾值電壓減小。

b.熱載流子效應(yīng)：器件內(nèi)部的電場強(qiáng)度隨器件尺寸的減小而增強(qiáng)，特別在漏結(jié)附近存在強(qiáng)電場，載流子在這一強(qiáng)電場中獲得較高的能量，成為熱載流子。熱載流子在兩個(gè)方面影響器件性能：越過Si-SiO2勢壘，注入到氧化層中，不斷積累，改變閾值電壓，影響器件壽命；在漏附近的耗盡區(qū)中與晶格碰撞產(chǎn)生電子空穴對，形成附加電流。8.4MOSFET技術(shù)最值得注意的是短溝道效應(yīng)有VT下跌、漏極導(dǎo)致的勢壘下降及在關(guān)閉狀態(tài)時(shí)漏電流大，以致于即使柵電壓為零，也有漏電流經(jīng)過源極與漏極。為解決此問題，在PMOS中可用p+多晶硅來取代n+多晶硅。由于功函數(shù)的差異(n+多晶硅與p+多晶硅有1.0eV的差異)，表面p型溝道器件并不需要調(diào)整VT的硼離子注入。8.4MOSFET技術(shù)因此，當(dāng)縮至0.25m以下，需要采用雙柵極結(jié)構(gòu)(dual-gate)，即p+多晶硅用于PMOS，n+多晶硅用于NMOS[圖(b)]。表面溝道與埋藏溝道的VT比較如右圖所示?？梢钥吹皆谏顏單⒚讜r(shí)，表面溝道器件的VT下跌比埋藏溝道器件來得緩慢，這表明具有p+多晶硅的表面溝道器件，很適合用于深亞微米器件的工作。8.4MOSFET技術(shù)為了形成p+多晶硅柵極，通常用BF2+離子注入。然而，在高溫時(shí)硼很容易由多晶硅穿過薄氧化層到達(dá)硅襯底而造成VT偏移。此外，氟原子的存在會增加硼的穿透。有幾種方法可以降低這個(gè)效應(yīng)：使用快速退火以減少高溫的時(shí)間而降低硼的擴(kuò)散；使用氮化的二氧化硅層以抑制硼的穿透(因?yàn)榕鹂梢院苋菀着c氮結(jié)合而變得較不易移動)；制作多層多晶硅，利用層與層間的界面去捕捉硼原子。8.4MOSFET技術(shù)漏端輕摻雜（LDD：lightlydopingdrain）有源區(qū)：SiO2/多晶硅/柵氧化層/Si柵電極刻蝕源漏輕摻雜注入CVD淀積SiO2側(cè)墻形成源漏重?fù)诫s注入目的：降低峰值電場，抑制短溝MOSFET熱載流子效應(yīng)。8.4MOSFET技術(shù)暈環(huán)（Halo）注入

暈環(huán)注入在源漏擴(kuò)展區(qū)周圍形成反型的摻雜區(qū)，阻止與較深的接觸源／漏區(qū)有關(guān)的耗盡區(qū)擴(kuò)展，降低閾值電壓對溝道長度的依賴關(guān)系，進(jìn)一步抑制短溝道效應(yīng)。該工藝目前被廣泛應(yīng)用于深亞微米MOS技術(shù)中，是溝道工程的重要組成部分。暈環(huán)（Halo）結(jié)構(gòu)示意8.4MOSFET技術(shù)自對準(zhǔn)結(jié)構(gòu)和接觸：使電極重疊最小化，減小寄生電容。金屬多晶硅側(cè)墻硅化物a.形成氧化物側(cè)墻，源/漏/柵注入b.淀積金屬，退火形成硅化物PSG接觸勢壘層鋁基金屬化c.選擇性刻蝕未反應(yīng)金屬d.平坦化、接觸及金屬化后的最終結(jié)構(gòu)方法：a.多晶硅掩蔽源漏自對準(zhǔn)注入；b.采用硅化物（TiSi2、CoSi2、NiSi2、WSi2）形成良好接觸，減小串聯(lián)電阻。右圖為一個(gè)面積約為200nm2、內(nèi)含4200萬個(gè)器件的微處理器芯片（Pentium4）。這個(gè)ULSI芯片采用的是0.18mCMOS技術(shù)、六層鋁金屬布線工藝。8.4MOSFET技術(shù)8.4MOSFET技術(shù)BiCMOS技術(shù)BiCMOS是一種結(jié)合CMOS與雙極型器件結(jié)構(gòu)在單一集成電路內(nèi)的技術(shù)。結(jié)合這兩種不同技術(shù)的目的在于制造出同時(shí)具有CMOS與雙極型器件優(yōu)點(diǎn)的IC芯片。我們知道CMOS在功率消耗、噪聲容限(noisemargin)及封裝密度上有優(yōu)勢。然而雙極型的優(yōu)點(diǎn)則在于開關(guān)速度、電流驅(qū)動能力及模擬電路方面的能力。因此，在特定的設(shè)計(jì)標(biāo)準(zhǔn)下，BiCMOS的速度較CMOS快，在模擬電路方面比CMOS有較佳的表現(xiàn)，比雙極型器件具有較低的功率消耗及較高的器件密度。采用雙極集成電路具有高速、驅(qū)動能力強(qiáng)、適合于高精度模擬電路；CMOS集成電路則在功耗和集成度等方面有優(yōu)勢；將這兩種技術(shù)的優(yōu)勢結(jié)合起來就產(chǎn)生了BiCMOS技術(shù)。利用CMOS器件制作高集成度、低功耗的部分，而利用雙極器件制作輸入、輸出或高速部分。BiCMOS工藝是雙極工藝和CMOS工藝的有機(jī)融合，可分為兩類：

a.以CMOS工藝為基礎(chǔ)的BiCMOS工藝：p阱＆n阱BiCMOS，有利于保障CMOS器件性能；

b.以標(biāo)準(zhǔn)雙極工藝為基礎(chǔ)的BiCMOS工藝：雙阱BiCMOS，有利于保障雙極器件性能。8.4MOSFET技術(shù)圖14.31顯示一個(gè)BiCMOS與一個(gè)CMOS邏輯門的比較．

BiCMOS已被廣泛應(yīng)用。早期主要被用于SRAM，近年來，BiCMOS技術(shù)已成功地應(yīng)用在無線通訊設(shè)備上的收發(fā)機(jī)、放大器及震蕩器。大部分BiCMOS工藝是以CMOS工藝為基礎(chǔ)，加上一些修改，如增加一些掩模版來制造雙極型晶體管。下面以基于雙阱CMOS工藝的高效BiCMOS工藝為例介紹，如上圖。8.4MOSFET技術(shù)起始材料為p型硅襯底，然后形成一n+埋層以降低集電區(qū)的電阻，之后利用離子注入形成p型埋層用于增加摻雜濃度以防止穿通(punchthrough)產(chǎn)生。接著，生長一輕摻雜的n型外延層并完成CMOS所需的雙阱工藝。為了達(dá)到雙極型晶體管的高性能，需要四道額外的掩模版。這些掩模版為n+埋層掩模版、深n+集電區(qū)掩模版、p型基區(qū)掩模版及多晶硅發(fā)射極掩模版。8.4MOSFET技術(shù)其他工藝，用于基區(qū)接觸的p+區(qū)域，可用PMOS中源極與漏極的p+離子注入同時(shí)形成；N+發(fā)射區(qū)則可用NMOS中源極與漏極的離子注入同時(shí)完成。和標(biāo)準(zhǔn)CMOS工藝相比，這些額外的掩模版及較長的制造時(shí)間是BiCMOS的主要缺點(diǎn)。額外成本則有賴于BiCMOS增強(qiáng)的性能來使其合理化。8.4MOSFET技術(shù)雙阱BiCMOS工藝流程a.n+埋層離子注入b.p+埋層離子注入c.輕摻雜的外延硅層生長d.n阱離子注入8.4MOSFET技術(shù)e.p阱離子注入f.光刻有源區(qū)，場注入g.集電極磷離子注入h.本征基區(qū)離子注入8.4MOSFET技術(shù)i.多晶硅淀積，砷注入j.漏端輕摻雜（LDD）k.柵氧化物側(cè)墻，NMOS源漏重?fù)诫sl.PMOS源漏重?fù)诫s，非本征基區(qū)注入8.4MOSFET技術(shù)m.有源區(qū)雜質(zhì)再分布最后進(jìn)行器件互連和鈍化。8.4MOSFET技術(shù)8.5MESFET技術(shù)砷化鎵工藝的新進(jìn)展及新的電路方法使得發(fā)展與硅相似(silicon-like)的砷化鎵IC技術(shù)變?yōu)榭赡?。與硅相比，砷化鎵本身有三項(xiàng)優(yōu)點(diǎn)：較高的電子遷移率，故在同樣器件尺寸時(shí)，其具有較低的串聯(lián)電阻；在相同電場下，有較高的漂移速度(driftvelocity)，所以有較快的器件速度；能制成半絕緣性的、可以提供一個(gè)晶格匹配的介電絕緣襯底。然而，砷化鎵也有三個(gè)缺點(diǎn)：少數(shù)載流子壽命非常短；缺少穩(wěn)定的保護(hù)用氧化層；晶體缺陷比硅高上好幾次方。短暫的少數(shù)載流子壽命與缺少高品質(zhì)的絕緣薄膜使砷化鎵雙極型器件無法制作，也阻止了以砷化鎵為襯底的MOS技術(shù)發(fā)展。因此，砷化鎵IC技術(shù)的重點(diǎn)在MESFET。在MESFET中主要的考慮為多數(shù)載流子輸運(yùn)與金屬—半導(dǎo)體接觸。高性能MESFET制作程序如右圖所示。在半絕緣的砷化鎵襯底上，先用外延生長一層砷化鎵，接著生長n+接觸層[圖(a)]，刻蝕出如臺面的圖形作隔離用[圖(b)]，然后蒸鍍一層金屬作為源極和漏極的歐姆接觸[圖(c)]?？涛g出溝道凹處(channelrecess)后再進(jìn)行柵極凹處(gaterecess)刻蝕與柵極蒸鍍[圖(d)和(e)]。在光刻膠剝離工藝后[圖(e)]即完成MESFET制作[圖(f)]。8.5MESFET技術(shù)MESFET集成電路制作如圖所示。n+源極與漏極區(qū)域是自對準(zhǔn)于每個(gè)MESFET的柵極，用相當(dāng)輕的溝道離子注入于增強(qiáng)型開關(guān)器件上，較濃的離子注入用于耗盡型負(fù)載器件。對于數(shù)字IC制造而言，不常用上述柵極凹處方式，因?yàn)槊總€(gè)凹處深度的均勻性不易控制將導(dǎo)致無法接受的閾值電壓變化。這個(gè)工藝也可用于單片微波集成電路(MMIC)制備。要注意的是砷化鎵MESFET工藝技術(shù)類似于以硅為主的MOSFET工藝技術(shù)。8.5MESFET技術(shù)大規(guī)模集成電路(約每芯片上有10,000個(gè)器件)的砷化鎵IC已被制造出來。因?yàn)橛休^高的漂移速度(約高出硅20％)，在相同的設(shè)計(jì)標(biāo)準(zhǔn)下，砷化鎵IC擁有高出硅IC20％的速度。然而，砷化鎵晶體在品質(zhì)與工藝技術(shù)上仍有待改善，才有可能挑戰(zhàn)硅在ULSI應(yīng)用上的獨(dú)霸地位。8.5MESFET技術(shù)8.6封裝技術(shù)將單個(gè)芯片從晶圓整體中分離出來后：（1）多數(shù)情況，被置入一個(gè)保護(hù)性的封裝體中（2）作為多芯片模塊的一部分（3）直接安裝在印制電路板上（板上芯片COB）影響封裝的芯片特性：集成度；晶片厚度；尺寸；對環(huán)境的敏感度；物理的脆弱度；熱的產(chǎn)生；熱敏感度保護(hù)芯片的措施：臨近晶圓制造工藝結(jié)尾處淀積鈍化層；為芯片提供一個(gè)封裝體（封裝溫度不高于450度）封裝的功能：緊固的引腳系統(tǒng)將脆弱的芯片表面器件連線與外部世界連接起來；物理性保護(hù)（防止芯片破碎或受外界損傷）；環(huán)境性保護(hù)（免受化學(xué)品、潮氣等的影響）；散熱（封裝體的各種材料本身可帶走一部分熱量）8.6封裝技術(shù)封裝的工藝流程：①底部準(zhǔn)備：底部準(zhǔn)備通常包括磨薄和鍍金。②劃片：用劃片法或鋸片法將晶片分離成單個(gè)芯片。取片和承載：在挑選機(jī)上選出良品，放于承載托盤中。粘片：用金硅低熔點(diǎn)技術(shù)或銀漿粘貼材料粘貼在封裝體的芯片安裝區(qū)域。⑤打線：芯片上的打線點(diǎn)與封裝體引腳的內(nèi)部端點(diǎn)之間用很細(xì)的線連接起來（線壓焊）；在芯片的打線點(diǎn)上安裝半球型的金屬突起物（反面球形壓焊）；TAB壓焊技術(shù)。⑥封裝前檢查：有無污染物；芯片粘貼質(zhì)量；金屬連接點(diǎn)的好壞。8.6封裝技術(shù)電鍍、切筋成型和印字電鍍：為增強(qiáng)封裝體的外部引腳在電路板上的可焊性，電鍍上鉛錫合金。切筋成型:在接近封裝工序的結(jié)尾，需要將引腳與引腳之間的連筋切除。⑧最終測試：包括電性測試及環(huán)境適應(yīng)的可靠性測試。8.6封裝技術(shù)封裝工藝封裝前晶圓準(zhǔn)備（非必需）打磨。原因：芯片越來越厚，薄片易劃片；厚芯片要求較深的粘片凹腔；摻雜工藝中，如晶圓背部沒被保護(hù)起來，摻雜體形成電子結(jié)合點(diǎn)，可打磨掉。背面鍍金。增加粘附性。劃片

劃片分離和鋸片分離①劃片法。還需圓柱滾軸加壓才能得以分離。②鋸片法。完全鋸開。8.6封裝技術(shù)取放芯片和芯片檢查取放芯片。手動模式；自動模式，真空吸筆自動揀出良品芯片檢查。檢查芯片棱角的質(zhì)量(不應(yīng)有任何崩角和裂紋)；檢查表面劃痕和污染物。使用顯微鏡人工檢查或光學(xué)成像系統(tǒng)自動檢查粘片目的。在芯片與封裝體之間產(chǎn)生很牢固的物理性連接;在芯片與封裝體之間產(chǎn)生傳導(dǎo)性或絕緣性的連接;作為介質(zhì)把芯片上產(chǎn)生的熱量傳導(dǎo)到封裝體上技術(shù)。低熔點(diǎn)融合技術(shù);樹脂粘貼技術(shù)材料。導(dǎo)電材料：金／硅合金；含金屬的樹脂；導(dǎo)電的聚酰亞胺。非導(dǎo)電材料：樹脂；密封聚酰亞胺8.6封裝技術(shù)低熔點(diǎn)融合技術(shù)原理：共熔現(xiàn)象三層結(jié)構(gòu)：硅層；金膜；金－硅合金（粘合性強(qiáng)、散熱性好、熱穩(wěn)定性好、含較少的雜質(zhì)）步驟：對封裝體加熱，直至金硅合金熔化；把芯片安放在粘片區(qū)；研磨擠壓、加熱形成金－硅合金；冷卻系統(tǒng)樹脂粘貼法方法：

使用黏稠的液體樹脂粘合劑。液體樹脂粘合劑可在芯片和封裝體之間形成一層絕緣層或在摻雜了金或銀后稱為電和熱的良導(dǎo)體。步驟：粘片區(qū)沉積上一層樹脂粘合劑；向下擠壓芯片以使下面的樹脂平整；烘干8.6封裝技術(shù)打線整個(gè)封裝工序中最重要的一步。有三種技術(shù)：線壓焊(金線壓焊和鋁線壓焊)；反面球；TAB焊(載帶自動焊系統(tǒng))線壓焊：金線和鋁線，導(dǎo)電性和延展性都很強(qiáng)。金的優(yōu)點(diǎn)：最好的導(dǎo)體；極好的熱導(dǎo)體；抗氧化和腐蝕。金線壓焊方法：熱擠壓焊法(TC壓焊法)(300-350度)；超聲波加熱法(溫度更低)。限制：金線的消耗；金鋁形成紫色合金，影響電傳導(dǎo)性。鋁線壓焊優(yōu)點(diǎn)：低成本；它與鋁材料的壓焊點(diǎn)屬同種材料，不容易受腐蝕；鋁的壓焊溫度較金更低，這與使樹脂粘合劑粘片的工藝相兼容8.6封裝技術(shù)反面球壓焊技術(shù)線壓焊不足：連接點(diǎn)都有電阻；線太近的話容易短路；每個(gè)線壓焊兩個(gè)點(diǎn)。解決方案：用沉積在每個(gè)壓焊點(diǎn)上的金屬突起物代替金屬線。把芯片反轉(zhuǎn)過來之后對金屬突起物的焊接實(shí)現(xiàn)了封裝體的電路連接。8.6封裝技術(shù)封裝方法。密封型：焊接封裝；焊料封裝（焊接蓋封裝）；CERDIP封裝。非密封型：樹脂壓模；頂部滴膠封裝金屬罐（焊接封裝）：比較早的封裝方式，適合于分立器件或小規(guī)模集成電路。預(yù)制的陶瓷封裝體封裝：金屬蓋或者陶瓷蓋。CERDIP封裝：比較早的封裝方式，適合于分立器件或小規(guī)模集成電路。樹脂塑封體：塑料封裝。引腳電鍍封裝體封裝完畢的一個(gè)重要特征是完成對引腳的加工。大多數(shù)的封裝體的引腳被鍍上一層鉛錫合金。引腳切筋成型將引腳與引腳之間多余的連筋去掉。8.6封裝技術(shù)外部打磨將塑料封體外殼的多余毛刺去掉，方法：物理；化學(xué)法封裝體印字。方法：墨印法，適合所有封裝材料且粘附性好；激光印字法，適合于塑料封裝體的印字方法。終測在器件封裝的結(jié)尾，加工完畢的封裝器件要經(jīng)過一系列的環(huán)境、電性和可靠性測試，有時(shí)可能只是抽樣測試。環(huán)境測試。目的：清除出有缺陷的（芯片松動、污染物和粘片凹腔內(nèi)的塵埃）或者密封不嚴(yán)的封裝器件；準(zhǔn)備工作：穩(wěn)定性燒烤一段時(shí)間（150度、連續(xù)24個(gè)小時(shí)），將封裝器件中所有可揮發(fā)性的物質(zhì)去除掉。溫度循環(huán)：受測器件被載入測試室內(nèi)，在高低兩個(gè)極端的溫度下循環(huán)，缺陷惡化以便在電性測試中發(fā)現(xiàn)。持續(xù)加速測試：載入離心機(jī)中加速。密封測試：總體檢漏法。8.6封裝技術(shù)電性測試。動機(jī)：驗(yàn)證經(jīng)過晶圓電測過的良品芯片沒有被以后的封裝工序搞壞。參數(shù)測試（輸入輸出電壓、電容、電流）；功能性測試?yán)匣瘻y試?？蛇x，高可靠性器件必須進(jìn)行老化測試。目的：加劇芯片與封裝體內(nèi)部的電性連接的性能，驅(qū)使芯片體上所有污染物跑到正在運(yùn)行的電路上，導(dǎo)致失效。方法：器件插入到插件座中，安裝在有溫度循環(huán)能力測試室內(nèi)。在測試中器件電路在加電的情況下經(jīng)受溫度循環(huán)測試。8.6封裝技術(shù)8.6封裝技術(shù)封裝設(shè)計(jì)70年代中期以前，大多數(shù)芯片封裝不是金屬罐就是DIP，隨著芯片尺寸的縮小和集成度的提高，逐漸出現(xiàn)了新的封裝技術(shù)。金屬罐法：用于封裝分立器件和小規(guī)模集成電路。雙列直插封裝：DIP是人們最熟悉的封裝設(shè)計(jì)，有三種不同的技術(shù)構(gòu)成。高可靠性的芯片會被封裝到預(yù)制的陶瓷DIP體內(nèi)。大多數(shù)DIP封裝都是使用樹脂塑封技術(shù)來完成的。針形柵格陣列封裝：DIP適合于做管腳數(shù)量比較少的封裝。FC-PGA：FlipChipPinGridArray，反轉(zhuǎn)芯片針狀柵格陣列球形柵格陣列：與PGA封裝體的外形相似，但BGA是用一系列的焊料突起物（焊球）用來完成封裝體與PCB的電路連接。8.6封裝技術(shù)第10章封裝技術(shù)三、封裝設(shè)計(jì)焊至此處8.6封裝技術(shù)8.6封裝技術(shù)薄形封裝：扁平封裝(FPFlatPackage)；薄小輪廓封裝封裝(TSOPThinSmallOutlinePackage)；小輪廓集成電路封裝(SOICSmallOutlineIC)。8.6封裝技術(shù)TSOP或TSSOP：ThinShrinkSmallOutlinePackagePQFP或CQFP：QFP(QuadFlatPackage)四側(cè)引腳扁平封裝QFPTQFPThinQuadFlatPackage8.6封裝技術(shù)四面引腳封裝QFP(QuadFlatPackage)四側(cè)引腳扁平封裝CLCCPLCC8.6封裝技術(shù)8.6封裝技術(shù)8.6封裝技術(shù)多芯片模塊（MCM）封裝：將多個(gè)芯片封裝在同一個(gè)封裝體中。板上芯片（COB）：是裸芯片技術(shù)的一個(gè)應(yīng)用。保護(hù)芯片的方法：頂部滴膠（環(huán)氧樹脂）。8.6封裝技術(shù)8.7微電子器件的挑戰(zhàn)自1959年開啟了集成電路時(shí)代以來，最小器件尺寸也稱作最小特征長度(featurelength)，一直以大約每年13％的速度在縮小。據(jù)半導(dǎo)體國際技術(shù)路線圖(InternationalTechnologyRoadmapforSemiconductor)預(yù)測，最小特征長度將由2002年的130nm縮小至2014年的35nm。DRAM的存儲單元容量每三年增加四倍，預(yù)計(jì)在2011年，以50nm的設(shè)計(jì)標(biāo)準(zhǔn)，可以制作出64G位的DRAM。而且在2014年，晶片尺寸將會增加到450mm。除了尺寸縮小外，來自于器件方面、材料方面與系統(tǒng)方面的挑戰(zhàn)都將出現(xiàn)。8.7微電子器件的挑戰(zhàn)工藝整合的挑戰(zhàn)右圖為CMOS邏輯技術(shù)電源供應(yīng)電壓VDD、閾值電壓VT、柵極氧化層厚度d對溝道長度的趨勢。從此圖中可見柵極氧化層將很快接近2nm的隧穿電流極限，VDD的降低將會變緩，此乃因VT無法縮小(即VT的最小值約0.3V，這是基于亞閾值漏電流與避免電路噪聲的考慮)。8.7微電子器件的挑戰(zhàn)一些180nm技術(shù)以后所面臨的挑戰(zhàn)如下圖所示，其中最嚴(yán)格的要求有以下幾方面。8.7微電子器件的挑戰(zhàn)一、超淺結(jié)的形成超淺結(jié)的形成當(dāng)溝道長度縮小時(shí)會發(fā)生短溝道效應(yīng)，當(dāng)器件尺寸小于100nm時(shí)，這個(gè)問題變得很重要。為了得到低阻值的超淺結(jié)，必須使用高劑量、低能量(小于1keV)離子注入技術(shù)來降低短溝道效應(yīng)。對100nm技術(shù)而言，所需結(jié)深度約為20～33nm，摻雜濃度為1×1020cm-3。8.7微電子器件的挑戰(zhàn)二、超薄氧化層8.7微電子器件的挑戰(zhàn)超薄氧化層當(dāng)柵極長度縮小至130nm以下，為了維持器件性能，柵極介電層的等效氧化層厚度必須降至約2nm。然而，如果只使用SiO2(介電常數(shù)為3.