存儲器復雜可編程邏輯器件和現(xiàn)場可編程門陣列a

7存儲器、復雜可編程邏輯器件和現(xiàn)場可編程門陣列教學基本要求：掌握半導體存儲器字、位、存儲容量、地址、等基本概念。正確理解RAM、ROM的工作原理及典型應用。了解存儲器的存儲單元的組成及工作原理。了解CPLD、FPGA的結構及實現(xiàn)邏輯功能的編程原理。概述半導體存貯器能存放大量二值信息的半導體器件。可編程邏輯器件自80年代以來發(fā)展迅速。它是一種通用器件，其邏輯功能是由用戶通過對器件的編程來設定的。它具有集成度高、結構靈活、處理速度快、可靠性高等優(yōu)點。利用該器件可生成片上系統(tǒng)，實現(xiàn)硬件設計軟件化。存儲器的主要性能指標取快速度——存儲時間短存儲數(shù)據(jù)量大——存儲容量大存儲器分類：RAM(Random-AccessMemory)ROM(Read-OnlyMemory)RAM(隨機存取存儲器):在運行狀態(tài)可以隨時進行讀或寫操作。存儲的數(shù)據(jù)必須有電源供應才能保存,一旦掉電,數(shù)據(jù)全部丟失。ROM(只讀存儲器)：在正常工作狀態(tài)只能讀出信息。斷電后信息不會丟失，常用于存放固定信息（如程序、常數(shù)等）。固定ROM可編程ROMPROMEPROME2PROMSRAM(StaticRAM)：靜態(tài)RAMDRAM(DynamicRAM)：動態(tài)RAM幾個基本概念：存儲容量（M)：存儲二值信息的總量。字數(shù)：字的總量。字長（位數(shù)）：表示一個信息多位二進制碼稱為一個字，字的位數(shù)稱為字長。存儲容量（M)＝字數(shù)×位數(shù)地址：每個字的編號。字數(shù)=2n（n為存儲器外部地址線的線數(shù)）

只讀存儲器，工作時內容只能讀出，不能隨時寫入，所以稱為只讀存儲器。(Read-OnlyMemory)ROM的分類按寫入情況劃分

固定ROM可編程ROMPROMEPROME2PROM按存貯單元中器件劃分

二極管ROM三極管ROMMOS管ROM7.1只讀存儲器（ROM）存儲矩陣地址譯碼器地址輸入7.1.1

ROM的定義與基本結構

ROM主要由地址譯碼器、存儲矩陣和輸出控制電路三部分組成。數(shù)據(jù)輸出控制信號輸入輸出控制電路ROM是一種永久性數(shù)據(jù)存儲器，其中的數(shù)據(jù)一般由專用的裝置寫入，數(shù)據(jù)一旦寫入，不能隨意改寫，在切斷電源之后，數(shù)據(jù)也不會消失。1）ROM（二極管PROM）結構示意圖存儲矩陣位線字線輸出控制電路容量=4X4000101111101111010001101字線與位線的交點都是一個存儲單元。交點處有二極管相當存1，無二極管相當存0地址A1A0D3D2D1D0內容當OE=1時輸出為高阻狀態(tài)當OE=0時字線存儲矩陣位線字線與位線的交點都是一個存儲單元。交點處有MOS管相當存0，無MOS管相當存1。7.1.3MOS管構成兩維譯碼ROM000100011007.1.3可編程ROM（256X1位EPROM）256個存儲單元排成16X16的矩陣行譯碼器從16行中選出要讀的一行列譯碼器再從選中的一行存儲單元中選出要讀的一列的一個存儲單元。如選中的存儲單元的MOS管的浮柵注入了電荷，該管截止，讀得1；相反讀得07.1.4集成電路ROMAT27C010，128K′8位ROM

工作模式A16~A0VPPD7~D0讀00XAiX數(shù)據(jù)輸出輸出無效X1XXX高阻等待1XXAiX高阻快速編程010AiVPP數(shù)據(jù)輸入編程校驗001AiVPP數(shù)據(jù)輸出7.1.5ROM的讀操作與時序圖（2）加入有效的片選信號（3）使輸出使能信號有效，經(jīng)過一定延時后，有效數(shù)據(jù)出現(xiàn)在數(shù)據(jù)線上；（4）讓片選信號或輸出使能信號無效，經(jīng)過一定延時后數(shù)據(jù)線呈高阻態(tài)，本次讀出結束。（1）欲讀取單元的地址加到存儲器的地址輸入端；（1）用于存儲固定的專用程序（2）利用ROM可實現(xiàn)查表或碼制變換等功能

查表功能－－查某個角度的三角函數(shù)

把變量值（角度）作為地址碼，其對應的函數(shù)值作為存放在該地址內的數(shù)據(jù)，這稱為“造表”。使用時，根據(jù)輸入的地址(角度)，就可在輸出端得到所需的函數(shù)值，這就稱為“查表”。

碼制變換－－把欲變換的編碼作為地址，把最終的目的編碼作為相應存儲單元中的內容即可。3.ROM的應用舉例CI3I2I1I0二進制碼O3O2O1O0格雷碼CI3I2I1I0格雷碼O3O2O1O0二進制碼000000000100000000000010001100010001000100011100100011000110010100110010001000110101000111001010111101010110001100101101100100001110100101110101010001100110001111010011101110011110010101111110101100010111110110111101011001010111001000011011011111011001011101001111101011011111000111111010用ROM實現(xiàn)二進制碼與格雷碼相互轉換的電路C(A4)I3I2I1I0(A3A2A1A0)二進制碼O3O2O1O0(D3D2D1D0)格雷碼C(A4)I3I2I1I0(A3A2A1A0)格雷碼O3O2O1O0(D3D2D1D0)二進制碼000000000100000000000010001100010001000100011100100011000110010100110010001000110101000111001010111101010110001100101101100100001110100101110101010001100110001111010011101110011110010101111110101100010111110110111101011001010111001000011011011111011001011101001111101011011111000111111010C=A4I3I2I1I0=A3A2A1A0O3O2O1O0=D3D2D1D0用ROM實現(xiàn)二進制碼與格雷碼相互轉換的電路

（2）ROM在波形發(fā)生器中的應用A1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963ROMD/A計數(shù)器CP計數(shù)脈沖送示波器34oA1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963t0

o7.1隨機存取存儲器（RAM）7.1.1

靜態(tài)隨機存取存儲器(SRAM)1

SRAM的本結構100CE

OE

WE

=100保持CE

OE

WE

=00X輸入CE

OE

WE

=010輸出CE

OE

WE

=011輸出端呈高阻態(tài)01000X011SRAM的工作模式

工作模式

CE

WE

OE

I/O0~I/Om-1

保持(微功耗)

1

X

X

高阻

讀

0

1

0

數(shù)據(jù)輸出

寫

0

0

X

數(shù)據(jù)輸入

輸出無效

0

1

1

高阻

1.RAM存儲單元靜態(tài)SRAM(StaticRAM)簡單SR鎖存器列存儲單元公用的門控制管，與讀寫控制電路相接Yi＝1時導通本單元門控制管:控制觸發(fā)器與位線的接通。Xi=1時導通來自列地址譯碼器的輸出來自列地址譯碼器的輸出1.RAM存儲單元靜態(tài)SRAM(StaticRAM)T5、T6導通T7、T8均導通Xi=1Yj=1觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元通過數(shù)據(jù)線讀取數(shù)據(jù)。觸發(fā)器與位線接通3.SRAM的讀寫操作及時序圖讀操作時序圖寫操作時序圖7.2.2同步靜態(tài)隨機存取存儲器（SSRAM）SSRAM是一種高速RAM。與SRAM不同,SSRAM的讀寫操作是在時鐘脈沖節(jié)拍控制下完成的。寄存地址線上的地址寄存要寫入的數(shù)據(jù)ADV=0:普通模式讀寫ADV=1:叢發(fā)模式讀寫=0:寫操作=1:讀操作

寄存各種使能控制信號，生成最終的內部讀寫控制號；ADV=0:普通模式讀寫片選無效開始讀A4地址單元數(shù)據(jù)I/O輸出A6數(shù)據(jù);開始讀A7數(shù)據(jù)I/O輸入A5數(shù)據(jù);開始寫A6數(shù)據(jù)=0:寫操作WE=1:讀操作WE讀A1地址單元數(shù)據(jù)I/O輸出A1數(shù)據(jù);開始讀A2數(shù)據(jù)I/O輸出A2數(shù)據(jù);開始讀A3數(shù)據(jù)I/O輸出A4數(shù)據(jù);開始寫A5數(shù)據(jù),I/O輸出A7數(shù)據(jù);開始讀A8數(shù)據(jù)普通模式讀寫模式:在每個時鐘有效沿鎖存輸入信號,在一個時鐘周期內,由內部電路完成數(shù)據(jù)的讀(寫)操作。ADV=0:讀A1地址單元數(shù)據(jù)叢發(fā)模式讀A1+1中的數(shù)據(jù)讀A2地址單元數(shù)據(jù)向A3地址單元寫數(shù)據(jù)叢發(fā)模式讀A1+2中的數(shù)據(jù)叢發(fā)模式讀A2+1中的數(shù)據(jù)叢發(fā)模式讀A2+2中的數(shù)據(jù)叢發(fā)模式讀A2+3中的數(shù)據(jù)叢發(fā)模式重新讀A2中的數(shù)據(jù)叢發(fā)模式向A3+1寫數(shù)據(jù)叢發(fā)模式向A3+2寫數(shù)據(jù)

ADV=1:叢發(fā)模式讀寫叢發(fā)模式讀寫模式：在有新地址輸入后,自動產(chǎn)生后續(xù)地址進行讀寫操作,地址總線讓出在由SSRAM構成的計算機系統(tǒng)中，由于在時鐘有效沿到來時，地址、數(shù)據(jù)、控制等信號被鎖存到SSRAM內部的寄存器中，因此讀寫過程的延時等待均在時鐘作用下，由SSRAM內部控制完成。此時，系統(tǒng)中的微處理器在讀寫SSRAM的同時，可以處理其他任務，從而提高了整個系統(tǒng)的工作速度。

SSRAM的使用特點：

1、動態(tài)存儲單元及基本操作原理

T

/

存儲單元寫操作:X=1=0T導通，電容器C與位線B連通輸入緩沖器被選通，數(shù)據(jù)DI經(jīng)緩沖器和位線寫入存儲單元如果DI為1，則向電容器充電，反之電容器放電。未選通的緩沖器呈高阻態(tài)。

-

刷新R行選線X讀/寫輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B7.2.3動態(tài)隨機存取存儲器

T

/

刷新R行選線X讀/寫輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B讀操作:X=1=1T導通，電容器C與位線B連通輸出緩沖器/靈敏放大器被選通，C中存儲的數(shù)據(jù)通過位線和緩沖器輸出每次讀出后，必須及時對讀出單元刷新，即此時刷新控制R也為高電平，則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對電容器C進行刷新。7.2.4存儲器容量的擴展位擴展可以利用芯片的并聯(lián)方式實現(xiàn)?！ぁぁ0D1

D2

D3CED12D13D14D15┇A11A0···WEWECEA0A114K×4位I/O0I/O1I/O2I/O3CEA0A114K×4位I/O0I/O1I/O2I/O3WE1.字長（位數(shù)）的擴展---用4KX4位的芯片組成4KX16位的存儲系統(tǒng)。8.1.2

RAM存儲容量的擴展2.字數(shù)的擴展—用用8KX8位的芯片組成32KX8位的存儲系統(tǒng)。RAM1D0D7A0A12CE1芯片數(shù)=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1地址線數(shù)=15A0~A14

32K×8位存儲器系統(tǒng)的地址分配表各RAM芯片譯碼器有效輸出端擴展的地址輸入端A14A138K×8位RAM芯片地址輸入端

A12A11A10A9A8A7A6A5A4A3A2A1A0對應的十六進制地址碼

Ⅰ

00

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

10000H0001H0002H┇1FFFH

Ⅱ

01

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

12000H2001H2002H┇3FFFH

Ⅲ

10

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

14000H400H4002H┇5FFFH

Ⅳ

Y0

Y1

Y2

Y3

11

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

16000H6001H6002H┇7FFFH字數(shù)的擴展可以利用外加譯碼器控制存儲器芯片的片選輸入端來實現(xiàn)。3.同時實現(xiàn)字數(shù)、位數(shù)的擴展

使用256x4位芯片組成512x8位存儲器，問需要多少芯片?電路應如何連接？

A7~A0

CS

WR/

D4~D0

8

4

D0~D3D4~D7位擴展組成256x8字擴展組成512x8

A7~A0

CS

WR/

D4~D0

8

4

A7~A0

CS

WR/

D4~D0

8

4

D0~D3

A7~A0

CS

WR/

D4~D0

8

4

D4~D7A7~A07.3 復雜可編程邏輯器件(CPLD)與PAL、GAL相比，CPLD的集成度更高，有更多的輸入端、乘積項和更多