集成電路復(fù)習(xí)題(整理)

一、填空題：

集成電路應(yīng)用學(xué)習(xí)思考題11下的引腳序號排列規(guī)律；24對于其順序拿不準(zhǔn)時應(yīng) 查閱有關(guān)的技術(shù)資 12料或產(chǎn)品說明書 。 1、集成電路雖然是功能完整的電路，但在應(yīng)用過程中還常常需要附加外接元件及外電路，等3、金屬圓殼封裝，面向引腳正視，在圖中標(biāo)出引線排列的順序：4、扁平封裝，在圖中標(biāo)出引線排列的順序：二、電路分析：1、如右圖是電源端保護(hù)電路，試分析其工作原理。答：圖中VD、VD是為防止電源電壓接反時的保護(hù)電路，1 2當(dāng)電源接反，二極管處于反向偏置，無電流流過集成電路。2變壞，重者將使輸人管損壞。因此通常都需要加一定的輸入保護(hù)。下圖是常見的3種輸入保護(hù)措施，試分析其工作原理。VD導(dǎo)通，從而使運(yùn)放輸入電壓幅度限制在二極管正向電壓之下，保護(hù)運(yùn)算放大器不致?lián)p壞。3、試分析基于運(yùn)算放大器的信號運(yùn)算電路的功能。（）該反相比例放大器在理想條件下輸出與輸入RV=-

V，當(dāng)

R=-V則構(gòu)成反相器。0 R 11

F 1 0 1（2）V

RF。0 R 11-1-反向輸入構(gòu)成的加法器，理想條件下輸出輸入關(guān)系為V=-R

(I1I2In)

R//V V 0 FR R R s V V 1 2 nR////R2

，式中，V0

為輸出電壓，V、VI1 I2

V為輸入加法信號。In減法器，其理想表達(dá)式為

R(R

R) R ，V=V

F2 I

F1V F10 I2R(RI1 I2

RF2

I1RI1若RRI1 I

R，R RI F1 F

RVF

R=F1R II1

V)，I1即輸出電壓正比于輸入電VI2

和V的差。I14、741614位同步二進(jìn)制計數(shù)器的引腳如圖。其中RD為異步清零端，LD為預(yù)置數(shù)據(jù)控制端，A、B、C、D為數(shù)據(jù)輸入端，RCO(RCO=ETQQQQ)為進(jìn)位輸出端，EP和ABCDET為工作狀態(tài)控制端。 功能表如下除了具有二進(jìn)制加法計數(shù)功能外還有步并行預(yù)置數(shù)、保持和清零等附加功能。試分析一下電路的功能。答：此74161構(gòu)成九進(jìn)制計數(shù)器。數(shù)控制信號反饋至預(yù)置數(shù)控制端CP脈沖作用后計數(shù)器就會把預(yù)置數(shù)輸入端ABD置數(shù)控制信號消失后，計數(shù)器就從被置入的狀態(tài)開始重新計數(shù)。 上圖的接法是把輸出

QQQ

1000狀態(tài)譯碼產(chǎn)生預(yù)置數(shù)控制信號0，反饋DCBA至LD端，在下一個CP脈沖的上升沿到達(dá)時置人0000狀態(tài)。三、簡答題1、在集成電路系統(tǒng)的線路和元器件的布置時，通常應(yīng)注意些什么？答：(1)一個系統(tǒng)中有兩條以上的輸入信號線，它們相距不要太近。如果兩條信號線靠得變成引起故障的干擾信號。對于數(shù)字電路系統(tǒng)，各邏輯線盡量不要緊靠時鐘脈沖線。-2-交錯成網(wǎng)，應(yīng)貼近底板在元器件周圍走線，長短適宜。系統(tǒng)布置時應(yīng)采用一字形排列，以免引起信號的串?dāng)_及寄生振蕩。走線。2是什么？答：載之間的匹配。配網(wǎng)絡(luò)，使被測網(wǎng)絡(luò)與信號源匹配，以便從信號源獲得最大的激勵功率。使前級輸出阻抗與后級輸入阻抗匹配，以使后級從前級獲得最大的傳輸功率。及增大測試儀器的輸入阻抗，以降低測試儀器對被測網(wǎng)絡(luò)的影響。3、試簡述電路的屏蔽的作用及具體做法。答：屏蔽就是采用金屬外殼，造成互不影響的幾個空間區(qū)域，用以阻止電場或磁場的相互傳播。屏蔽是排除或減弱電場或磁場干擾的有效措施。類良導(dǎo)磁體較好；若干擾源是高頻磁場干擾性質(zhì)，則應(yīng)該采用良導(dǎo)體作為磁屏蔽材料。輸入與輸出則要采用金屬屏蔽線傳輸。加干擾源。4、試簡述電路的接地的內(nèi)容及作用。答：接地一般包括兩方面的內(nèi)容，即保護(hù)接地和技術(shù)接地。-3-插座中時，就可以保證儀器或設(shè)備的外殼始終處于大地電位，從而避免了觸電事故。5、在運(yùn)用集成電路芯片時，通常需要了解的信息是哪些？答：封裝及管腳定義；使用注意事項；應(yīng)用信息等。四、設(shè)計題1、模擬多路開關(guān)MAX306真值表如右圖：NO2電路圖的接線：100504DSRDSL為異步清零輸入端，S1、S0為工作狀態(tài)控制端。74LSl94的功能表見下表。請畫出用74LSl94構(gòu)成分頻系數(shù)為5的分頻器的電路圖。答：用74LSl94構(gòu)成分頻系數(shù)為5的分頻器的電路圖如右：ZDR

QQ125的分頻器狀態(tài)轉(zhuǎn)換表為：-4-現(xiàn)態(tài)現(xiàn)態(tài)Q00111001110Q10011100111Q20001110011Q30000111101DR1110011100次態(tài)Q(n1)Q(n1)Q(n1) Q(n1)01110011100101110011102001110011130001111011集成電路設(shè)計學(xué)習(xí)思考題及參考答案一、概念題：1、微電子學(xué)：主要是研究電子或離子在固體材料中的運(yùn)動規(guī)律及應(yīng)用并，利用它實(shí)現(xiàn)信號系統(tǒng)又稱為集成電路和集成系統(tǒng)。2、集成電路Integrated Circui，縮寫I）是指通過一系列特定的加工工藝，將多個晶體管、二極管等有源器件和電阻、電容器等無源器件，按照一定的電路連接集成在一半導(dǎo)體單晶片（如硅GaAs等）或者說陶瓷等基片上，作為一個不可分割的整體執(zhí)行某一特定功能的電路組。3電路的約速條件（DA工具自動生成，則稱之為綜合。4、模擬驗(yàn)證：指對實(shí)際系統(tǒng)加以抽象，提取其模型，輸入計算機(jī)，然后將外部激勵信號施加于此模型，通過觀察模型在激勵信號作用下的反應(yīng)，判斷該系統(tǒng)是否實(shí)現(xiàn)預(yù)期的功能。5、計算機(jī)輔助測試（CAT）技術(shù)：把測試向量作為測試輸入激勵，利用故障模擬器，計算測試向量的故障覆蓋率，并根據(jù)獲得的故障辭典進(jìn)行故障定位的技術(shù)。6術(shù)。7、薄膜制備技術(shù)：指通過一定的工序，在襯底表面生產(chǎn)成一層薄膜的技術(shù)此，薄膜可以是接作用的金屬膜等。8、摻雜：是指將需要的雜質(zhì)摻入特定的半導(dǎo)體區(qū)域中以達(dá)到改變半導(dǎo)體電學(xué)性質(zhì)，形成PN結(jié)、電阻、歐姆接觸等各種結(jié)構(gòu)的目的。9是最高一級的設(shè)計性能進(jìn)行功能劃分和數(shù)據(jù)流、控制流的設(shè)計，完成功能設(shè)計。10網(wǎng)表和邏輯圖。11、電路設(shè)計：是指根據(jù)所要求的電路性能，例如：速度、功耗、電源電壓、邏輯操作類型、信號電平的容限、電路工作頻率、放大倍數(shù)等確定電路的結(jié)構(gòu)和各元器件的參數(shù)；同-5-性能。12是根據(jù)邏輯與電路功能和性能要求以及工藝條件的限制（與集成電路制造工藝技術(shù)緊密相連，是集成電路設(shè)計的最終目標(biāo)。13是一種基于晶體管級的設(shè)計方式。設(shè)計者使用版圖編輯工具，從晶體管的的設(shè)計。14（又稱庫單元法是一種基于事先精心設(shè)計并存在單元庫中的單元電路而設(shè)計布局和布線，最后得到被設(shè)計電路的掩膜版圖。15過編譯直接得到該電路的掩膜版圖。16又被稱為FPG（實(shí)現(xiàn)的物理基礎(chǔ)。FPGA產(chǎn)品，經(jīng)設(shè)計人員通過開發(fā)工具對其進(jìn)行“編程”/輸出功能模塊。17最多的全同反相器的數(shù)目，稱為最大扇出數(shù)。18、4：1反向器尺寸設(shè)計規(guī)則：在NMOS反相器設(shè)計時，為使反相器轉(zhuǎn)移特性曲線具LWL

4的比例是一個優(yōu)化值。W2 DD 1常稱為反相器4:1規(guī)則稱上拉晶體管，使高電平接V 下拉晶體管，使電平接近0V。2 DD 119、無比率邏輯器件：從邏輯電平的觀點(diǎn)來說，是指電路穩(wěn)定以后的輸出電壓，與上拉和下拉晶體管的尺寸比例沒有關(guān)系。二、填空題1、等幾道工序。2、摻雜技術(shù)。3、光刻包括：光刻膠、掩膜板、光刻機(jī)三要素。4、、等。集5。Vid差分輸Vid差分輸入級電壓放大級輸出級偏置電路+V- 0-6-三、電路分析1、如右圖是運(yùn)算放大器輸出端的一種保護(hù)電路，試對其工作原理作出定性分析。3 1 e1 e1e1 答：右圖是三極管保護(hù)電路，由T3，T4，Re1，Re2組成，T3、T4是保護(hù)三極管，Re1，Re2為取樣電阻，保護(hù)原理與二極管基本相同，正向工作時，如某原因使Re1過流I↑，當(dāng)IR=V 時T3管導(dǎo)通管即分流了T管基極驅(qū)動電流，3 1 e1 e1e1 1e1I↓，因此通過1e1

管的電流被限制在：

Ie1max

VBER

同理，負(fù)向工作時，通過T2

管的電流被限制在：

Ie2

VBE4Re22、分析下圖中以a、b為輸入端，x為輸出端時的電路功能。（1）分析：對圖（2）分析：對圖輸入 輸出Mb a 1

M x M2 3 x0000止止H通101止通L止0Xab10通止L止011通通L止0輸入 輸出b a 1

M x M2 3 x00止止H通101止通H通1Xab10通止H通111通通L止03、分析下圖中以a、b為輸入端，x為輸出端時的電路功能。（1） -7-ba2143x00止止通通1Xab01止通通止010通止止通011通通止止0輸入MMMM輸出輸入輸入MMMM輸出輸入b0a0M2M1M4M3止止通通x101止通通止110通止止通111通通止止0四、簡答題1、試簡述評價集成電路的主要性能指標(biāo)及其含義。答：主要性能：集成度、集成電路的功耗延遲積（優(yōu)值（功耗延遲積重要參數(shù)。功耗延遲積越小，即集成電路的速度越快或功耗越低，性能越好。MOSFET的最小溝道長度越小，加工精度越高，可能達(dá)到的集成度越大，性能越好。2、試簡述集成電路設(shè)計規(guī)劃的內(nèi)容。答：集成電路設(shè)計規(guī)劃的內(nèi)容是：在考慮器件正常工作的條件下，根據(jù)實(shí)際工藝水平（包括光刻水平、刻蝕能力、對準(zhǔn)容差等）別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。3、試簡述集成電路的設(shè)計思路及其含義。答：集成電路的設(shè)計思路：分層分級設(shè)計和模塊化設(shè)計。模塊化設(shè)計：把一個集成電路看作是由許多相關(guān)模塊（或稱單元）組成的。而且這個級別還可以再分解到單元復(fù)雜性更低的設(shè)計級別；這樣一直繼續(xù)到使最終的設(shè)計級別的單元復(fù)雜性足夠低，能相當(dāng)容易地由這一級設(shè)計出的單元逐級組織起復(fù)雜的系統(tǒng)。4、試簡述數(shù)字集成電路延遲的含義。答：數(shù)字電路的延遲主要由兩部分組成：門延遲和互連線延遲。門延遲：信號從邏輯門的輸入傳送到同一門的輸出所需的時間，是決定諸如TTL類和NMOS類的邏輯能力的最重要參數(shù)。連接延遲，印制線路板連接以及底板背面——正面的連接造成的延遲。-8-五、計算題1、有源電阻分壓器，如右圖表示用一個n溝MOS有源電阻和一個p溝MOS有源電阻產(chǎn)生一個直流電壓Vout。若VDD=5V，VSS=-5V，I=50μA。求Vout=1V時，M1和M2的W/L比值。設(shè)VTN=+0.75V，VTP=-0.75V；K’N=24μA/V2,K’P=8μA/V2。解：兩管的襯底都分別接到它們的源極以使它們的體效應(yīng)不產(chǎn)生影響。由于VGD=0，兩管都處于飽和狀態(tài)。因?yàn)榱鬟^兩管的電流必須相同，又電壓VDS1和VDS2已經(jīng)給定，依： 圖有源電阻分壓器K'WIID

2L

V)2）TI ID1 D

50106A,由圖知：V

DS1

1（6，

DS

514V）代入（1）式有：KW2

KW 2M: I D1

N60.7;2L1

M: I D2

P24(0.75)2L2得：M的W0.15;M的W

0.55 。1 L 2 L2、右圖為一種開關(guān)電容實(shí)現(xiàn)集成電路電阻設(shè)計的電路圖。設(shè)開關(guān)頻率為fS=100KHZ，要模擬一只10MΩ的電阻，求電容器的電容？解：當(dāng)時鐘φ為高電平時，MOS管M1導(dǎo)通，而φ為低電平，

I+ M1

oM2 +11 1 2 12M2截止。這時電容C1通過開關(guān)管M1存儲電荷，其電荷量為Q1=CV；當(dāng)時鐘φ導(dǎo)通，電容C上儲存的電荷通過M2向V2V1端徑電容C1向V2（V11 1 2 12

VI C1 V2- -

端送到V2

端的平均電荷量，即電流的大小為：IQC(VV)1T T 1 21S S式中TS為時鐘信號φ的周期。則V1V2兩端之間可以等效為一個電阻器，其阻值大小為：VV

1,將已知數(shù)據(jù)代入上式，得C=1Pf。R1 2S1eq I C fCs13fS=50KHZ20MΩ的電阻，求電容器的電容？解：當(dāng)驅(qū)動時鐘φ為高電平時，開關(guān)S1閉合，S2電容器清零。當(dāng)時鐘φ斷開，S2閉合，電容C1充電到V－V，故電容C1存儲的電荷量為：Q=CV1V，則在時鐘φ的一個周期內(nèi)，從V1端流到

+ M1

M2 +V2IQCfV，

V C VT 1s 1 2 1 2S - -，相應(yīng)的等效電阻Req為：r，eq

VV 11 2I Cf1s將已知數(shù)據(jù)代入上式，的C1=1Pf。-9-3BE1 BE2 1 2它是由兩個配對晶體管T1，T2構(gòu)成，設(shè)兩個晶體管完全對稱，前向壓降V =V ，電流放大系數(shù)β=β，Ir為參考電流，Io為恒流源輸出電流。請導(dǎo)出它們之間的關(guān)系；當(dāng)β=βBE1 BE2 1 21 2時，輸出電流Io與參考電流Ir的之間的相對誤差。解：IIr c

II I cI(1 )2I 2b1 b2 c 2I 22 2IIo

Ir

I(1o

),Io

Ir

2)當(dāng) 1時，

I，其相對誤差為：IrIo 2o r Ir

2當(dāng)100時，代入上式得相對誤差為2%。5、電阻比例型恒流源電路如下圖，圖中T1，T2射極接上兩個電阻R1，R2，即構(gòu)成了比Io

Ir

之間的關(guān)系式。答：在右圖中，改變RR比值，即可改變輸出電流

和參考電1 2 oI之比。由圖可以寫出：rVRE1

IRe11

VRE

IRe22

,即VRE2

VRE1

IRIR，e11 e22根據(jù)晶體管原理又可以寫出：KT I

， KT I ，VRE1

lnq

e1

VRE

lnq

e2es2V

KT(lnIe2lnIe1)KTlnIes1Ie2,RE2

RE1 q Ie1

Ies1

IIe1e1設(shè)T1，T2兩個管發(fā)射區(qū)面積設(shè)計相同，工藝上實(shí)現(xiàn)單位面積反向漏電流也相同，即I

，則可以得出：V

V KTlnIe2，es1

es2

RE

RE1 q I1e11比較上面兩式可得I

Ie2

2 KTlnIe2,Re1 RR1

R q I21 e2III,在忽略基流電阻情況下，II

，則有I

IrR1 KT I，o e1 e2當(dāng)II或IR

KTlnIe

時，I

e2R 2.R

o R R q I1 1 oe1

e22 q Ie1

I Rro 1可見，輸出電流I

I之間的關(guān)系可由R

的比值來決定，因此靈活性o r 1 2VBE1下降，同時VBE2也下降，減小Io

上升。6、小電流恒流源電路。在集成運(yùn)放中，參考電流Ir通常是由主偏置電流源提供，電Io

要求很小的情況時，需要用小電流恒流源來實(shí)現(xiàn)，如圖下所示。這種恒流源也稱widlarIo

Ir

之間的關(guān)系式。答：由右圖和晶體管發(fā)射極總電流和發(fā)射極電壓關(guān)系可得：VRE2

VRE1

IR，e11I1(V

V )

KTlnIe1，V

KT Ilne2e1 R1

RE

RE1

RE1

q Ies1

RE

q Ies2-10-T1與T2管子完全對稱，則有

I ，Ies2

KT Ilne2Rq I當(dāng) 1時，基極電流忽略不計，Io

I,Ie1

1 e1I ，e2Io

KTlnIr，或RRq I 1

KTlnIrIq I

（小電流恒流源）1 o o o只要給定參考電流Ir

Io

，則可算出電阻R值，這種恒流源設(shè)計方便1靈活，在固定的參考電流下，只要改變R1值，就可以得出不同的輸出電流Io

；同時當(dāng)IrIo

Io

較穩(wěn)定。六、設(shè)計題（使用ABEL_HDL語言設(shè)計）14-2并編寫測試向量文件。MODULE CODER24T