數字電子技術基礎(Liu)-Chapter3-組合邏輯電路

教材：數字電子技術基礎（第四版）

周良權方向喬第三章組合邏輯電路授課人劉學柱職稱副教授概述組合邏輯電路中的競爭-冒險現象常用的組合邏輯電路組合邏輯電路的設計組合邏輯電路的分析第3章組合邏輯電路

會畫出：用譯碼器或數據選擇器構成與或邏輯函數式的電路圖。本章教學基本要求

要知道：組合邏輯電路的特點，組合邏輯電路的分析步驟和設計步驟。編碼器、譯碼器、數據分析器和數據選擇器的含義。

會分析：用邏輯函數化簡表達式、真值表描述的組合邏輯電路的邏輯功能。

會設計：根據邏輯事件設定輸入和輸出變量及其邏輯狀態(tài)的含義（邏輯抽象過程），根據因果關系列出真值表，寫出邏輯函數式并進行化簡后的邏輯圖。

會使用：用功能表表示的各種中規(guī)模集成組合邏輯器件的編碼器、優(yōu)先編碼器、譯碼器、數碼管顯示七段碼譯碼器、超前進位加法器、數值比較器、數據選擇器的引腳功能。3.1

概述一、組合邏輯電路的概念

指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電路原有的狀態(tài)無關的電路。

數字電路根據邏輯功能特點的不同分為組合邏輯電路時序邏輯電路指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關的電路。20160508組合邏輯電路的一般框圖……表達式形式(各輸出完全由輸入決定，與歷史輸出信息無關—無反饋）二、組合邏輯電路的特點組合邏輯電路的邏輯功能特點：沒有存儲和記憶作用。

組合電路的組成特點：

由門電路構成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。組合電路可以有一個或多個輸入端,也可以有一個或多個輸出端【P92全加器邏輯圖】3.2

組合邏輯電路的分析分析思路：基本步驟：根據給定邏輯電路，找出輸出輸入間的邏輯關系，從而確定電路的邏輯功能。根據給定邏輯圖寫出輸出邏輯式，并進行必要的化簡列真值表分析邏輯功能一、組合邏輯電路的基本分析方法優(yōu)化原有電路[例]分析下圖所示邏輯電路的功能?！綪89E3.2.1】解：(1)寫出輸出邏輯函數式(3)分析邏輯功能(2)列邏輯函數真值表本例可直接通過分析表達式和真值表特點來說明功能。上圖所示電路是由五個與非門構成的異或門11011000ZBA輸出輸入1010問題：五個與非門可不可以優(yōu)化？！在第一章學習過程中，我們曾經在實驗室嘗試使用1片74LS00,實現“異或”邏輯

初學者一般從輸入向輸出逐級寫出各個門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個電路的輸出邏輯式。[例]分析下圖電路的邏輯功能。解：(1)寫出輸出邏輯函數式(２)分析邏輯功能該電路為四個門電路構成的異或門設計思路：基本步驟：分析給定邏輯要求，設計出能實現該功能的組合邏輯電路。分析設計要求進行邏輯變量的定義與賦值并列出真值表→求最簡輸出邏輯式→畫出邏輯圖（實際電路制作）。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的含義與邏輯取值(即規(guī)定它們何時取值0，何時取值1)

。然后分析輸出變量和輸入變量間的邏輯關系，列出真值表。根據真值表用代數法或卡諾圖法求最簡與或式，然后根據題中對門電路類型的要求，將最簡與或式變換為與所要求的門電路類型對應的最簡式。3.3

組合邏輯電路的設計組合邏輯電路的設計過程只考慮兩個1位二進制數A和B相加，不考慮低位來的進位數的相加稱為半加，實現半加的電路稱為半加器

能夠實現加法運算的電路稱為加法器半加器全加器除了兩個１位二進制數相加以外,還與低位向本位的進位數相加,稱之為全加,所構成的電路稱為全加器

組合邏輯電路設計舉例

輸入：Ai、Bi

分別表示兩個1位二進制數對應位的被除數和加數，表示低位來的進位數。

輸出：求得本位的和及向高位的進位數作為輸出.解：（2）邏輯函數式[例]試設計１位全加器電路。(1)分析命題，列真值表。

輸出

輸入0010100110010111000001010011100101110111半加器電路能用與非門實現嗎？(3)對邏輯函數式進行化簡(4)得出1位全加器邏輯圖

原式為最簡經變換得到三變量的異或式而的原式可以化簡為但為了整個電路最簡可與公用主要內容：

編碼器

譯碼器多位加法器數值比較器數據選擇器通用性強、兼容性好、功耗小、工作穩(wěn)定可靠3.4常用的組合邏輯電路編碼用文字、符號或者數碼表示特定信息的過程稱為編碼。實現編碼功能的電路編碼器二進制編碼器二-十進制編碼器

優(yōu)先編碼器

編碼器(即Encoder)

被編信號二進制代碼編碼器編碼器

n位二進制代碼有2n個狀態(tài)，可表示2n個信息。二進制編碼器由圖可寫出編碼器的輸出邏輯函數為由此式可列出真值表為輸出輸入1110111111101110111111101110111110011110110111011110111010111110111001111100100011111110Y0Y1Y2I7I6I5I4I3I2I1I0原碼輸出被編信號低電平有效。8線3線編碼器輸入8個信號Y0=I1·I3·I5·I7Y2=I4·I5·I6·I7Y1=I2·I3·I6·I7輸出3位二進制對N個信號進行編碼時，應按公式2nN來確定需要使用的二進制代碼的位數n.二－十進制編碼器將0~9十個十進制數轉換為二進制代碼的電路。又稱十進制編碼器。

10個輸入端8421編碼器4個輸出端B=“7”+“6”+“5”+“4”A=“9”+“8”C=“7”+“6”+“3”+“2”D=“9”+“7”+“5”+“3”+“1”為何要使用優(yōu)先編碼器？優(yōu)先編碼器

(即

PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入允許同時輸入數個編碼信號，但只對其中優(yōu)先權最高的信號進行編碼輸出的電路。普通編碼器在任何時刻只允許一個輸入端請求編碼，否則輸出發(fā)生混亂。54LS148優(yōu)先編碼器1111110000000001111111100000000111111111111111111111111111111111111111000001010011101100110100101010101010101被編碼對象選通控制端代碼輸出端狀態(tài)標志端54LS148邏輯圖被編碼的對象,.低電平有效選通控制端,低電平有效,只有當其為0時才可以進行編碼代碼輸出端,為反碼形式輸出標志位54LS148邏輯符號圖從組合邏輯電路設計思路進行介紹同理電路圖YS=1,1#

芯片停止工作，1#芯片輸出Y2Y1Y0=111將兩塊54LS148芯片級聯起來就可將輸入端擴展為16個，組成16線－4線優(yōu)先編碼器．總輸出的最高位輸出，高電平有效ST=0允許工作IN8—IN15有輸入54LS148111

1

01001011如果IN15—IN8中無低電平，則2#芯片的YS=Y3=0，允許1#芯片工作，將對IN7—IN0中優(yōu)先權高的實行編碼1100101111011以此類推總的輸出標志,時編碼器工作1110注意：與148功能控制的區(qū)別（使能及狀態(tài)端等），影響級聯方式。54LS148優(yōu)先編碼器1111110000000001111111100000000111111111111111111111111111111111111111000001010011101100110100101010101010101被編碼對象選通控制端代碼輸出端狀態(tài)標志端主要要求：

理解譯碼的概念。

掌握二進制譯碼器54LS138的邏輯功能和使用方法。理解其他常用譯碼器的邏輯功能和使用方法。掌握用二進制譯碼器實現組合邏輯電路的方法。譯碼器20160511譯碼的概念與類型

譯碼是編碼的逆過程。

將表示特定意義信息的二進制代碼翻譯出來。多輸入,多輸出的組合邏輯電路

譯碼器二進制譯碼器二-十進制譯碼器

顯示譯碼器譯碼器(即Decoder)

二進制代碼

與輸入代碼對應的特定信息

譯碼器一、二進制譯碼器將輸入二進制代碼譯成相應輸出信號的電路。n位

二進制代碼

2n位

譯碼輸出二進制譯碼器譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入0000譯碼輸出低電平有效2線-4線譯碼器邏輯圖幾點說明：1.此類邏輯圖頻繁使用各信號的原/反變量以構成最小項，采用公共信號線形式；2.“·”的必要.允許譯碼器工作禁止譯碼

Y7~Y0由輸入二進制碼A2、A1、A0的取值決定。輸出邏輯函數式Y0=A2A1A0Y1=A2A1A0Y2=A2A1A0Y3=A2A1A0Y4=A2A1A0Y5=A2A1A0Y6=A2A1A0Y7=A2A1A011111111000000000111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111×××1111111111××××0Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STBSTCSTA輸出輸入54LS138

真值表

×11111111111111111111000000000111111110000000001111111111101111110111101111110111101111001111101111101111101101011111101100111111100003線-8線二進制譯碼器真值表

(一)

譯碼器工作原理邏輯圖(二)

二進制譯碼器的應用1、用于譯碼器的功能擴展例：用兩片54LS138的8位輸出通過級聯實現4線-16線譯碼的輸出00不工作正常譯碼1不工作正常譯碼有一個為低電平有一個與代碼對應的輸出端為低電平地址碼的最高位2、用作數據分配器在數據傳輸系統(tǒng)中，經常需要將總線中的數據傳輸到多個支路中的一路上去，傳往支路中哪些一路，就需要用唯一地址譯碼器來選擇。在這種裝置中，譯碼器起著數據分配的作用，這種裝置叫數據分配器與地址代碼對應的最小項如果令而將輸入數據D從端輸入，則在地址碼確定后、、均為1，那么，由地址確定的輸出，即總線上的數據D以反碼形式從端送出，欲得到原碼輸出只需在數據D與端之間加反相器即可譯碼器數據分配功能示意圖3、用以構成組合邏輯函數利用一些附加的門電路將最小項（n位地址輸入的二進制譯碼器有2n個代碼輸入，包含n變量函數的全部最小項）恰當地組合起來,即可產生任何n變量的組合邏輯函數即二進制譯碼器可充當組合邏輯函數發(fā)生器。[例]用3線-8線序列碼器74LS138實現下列多輸出組合邏輯函數.輸出的邏輯函數式為只要令74LS138的地址輸入端A2=A、A1=B、A0=C，則它的各輸出端就是各輸入變量最小項的反函數形式。即Y0—Y7分別對應為m0—m7.解：

根據給定函數變換為最小項之和的形式運用還原律和摩根定理將函數變換為在74LS138之后再加四個與非門就可以實現這些函數。在用高電平輸出有效的譯碼器實現組合函數時,譯碼器輸出為各地址輸入變量最小項的原函數.只要將下面的電路中的與非門換成或門就可以了例題某校區(qū)可劃分為三個主體教學功能區(qū)，其工作時平均耗電情況為：理論教學及辦公區(qū)(100Kw)、實踐教學區(qū)(500Kw)，計算機中心(150Kw).校區(qū)現自備200Kw,300Kw及450Kw發(fā)電機各1臺，請根據各主體教學功能區(qū)的用電情況，設計發(fā)電機啟停控制電路(最佳節(jié)能方案)。【解】1.(邏輯抽象：變量定義與賦值)取A=1代表教學及辦公區(qū)用電、B=1代表實踐教學區(qū)用電、C=1代表計算機中心用電，取F1=1代表啟動200Kw發(fā)電機、F2=1代表啟動300Kw發(fā)電機、F3=1代表啟動450Kw發(fā)電機.2.列寫真值表，確定邏輯函數表達式(采用低電平輸出的74LS138譯碼，"與非-與非"式)3.在置74LS138各使能端有效的前提下，連接地址輸入端A2=A、A1=B、A0=C，則，相應輸出可改寫為：例題4.利用與非門進行電路設計，如右下圖幾點說明：（1）變量定義可調整，但須進行定義與賦值兩項準備工作；（2）注意ABC與地址端的順次連接關系，注意對使能端的處理；（3）輸出控制端，高電平有效。[例]試用譯碼器實現全加器。解：(1)分析設計要求，列出真值表設被加數為Ai

，加數為Bi

，低位進位數為Ci-1。輸出本位和為Si

，向高位的進位數為Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入(3)選擇譯碼器選用3線–8線譯碼器CT74LS138。并令A2=Ai，A1=Bi，A0=Ci-1。(2)根據真值表寫函數式Y1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi-1A0A1A2CT74LS138CiBi(4)根據譯碼器的輸出有效電平確定需用的門電路(5)畫連線圖Ci&Si&CT74LS138輸出低電平有效，，i=0~7因此，將函數式變換為CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31A3A2A1A0低位片高位片4.譯碼器的擴展

例如兩片CT74LS138

組成的4線–16

線譯碼器。16個譯碼輸出端

4位二進制碼輸入端低3位碼從各譯碼器的碼輸入端輸入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位碼A3與高位片STA端和低位片STB端相連，因此，A3=0時低位片工作，A3=1時高位片工作。

STA不用，應接有效電平1。作4線–16線譯碼器使能端，低電平有效。CT74LS138組成的4線–16線譯碼器工作原理

E=1時，兩個譯碼器都不工作，輸出Y0~Y15都為高電平1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE(1)A3=0時，高位片不工作，低位片工作，譯出與輸入0000~0111分別對應的8個輸出信號Y0~Y7。(2)A3=1時，低位片不工作，高位片工作，譯出與輸入1000~1111分別對應的

8

個輸出信號

Y8~

Y15。

E=0時，允許譯碼。這種譯碼器是4線-10線譯碼器,它的功能是將8421BCD碼譯成10個有效電平(高電平或低電平)的輸出信號，所以稱其為二-十進制譯碼器，屬于代碼變換譯碼器。二、二－十進制譯碼器10個譯碼輸出端.

當偽碼輸入時,十個輸出端均為非有效電平.如輸出低電平有效,當偽碼輸入時,輸出增為高電平,處于無效狀態(tài).4位地址輸入端輸入代碼“0-9”時有對應的輸出,輸入代碼“10-15”為偽碼,沒有與之對應的輸出三、顯示譯碼器

將輸入的BCD碼譯成相應輸出信號，以驅動顯示器顯示出相應數字的電路。數字顯示電路組成方框圖數碼顯示器件按發(fā)光物質的不同分類氣體放電顯示器熒光數字顯示器半導體顯示器液體數字顯示器輝光數碼管、等離子體顯示板熒光數碼管、場致發(fā)光數字板亦稱為發(fā)光二極管（LED）顯示器液晶顯示器、電泳顯示器半導體數碼管液晶顯示器LCD

（LiquidCrystalDisplay）液晶顯示器數碼顯示器簡介LCD成像原理LCD的構成：包括背光燈管、導光板、偏光板、玻璃基板、薄模式晶體管、配向膜、液晶材料、濾光板等等。【擴展閱讀】電視發(fā)展史CRT

(CathodeRayTube)顯像管電視PDP(PlasmaDisplayPanel)等離子電視LCD(LiquidCrystalDisplay)液晶電視LED(lightemittingdiode)發(fā)光二極管背光源液晶電視OLED(OrganicLightEmittingDisplay)有機發(fā)光二極管電視顯示器材

黑白TVin1936UK

彩色TVin1960UKD-HDTVin1995USA3DTVIn201024年35年15年顯示技術厚薄可彎曲超薄厚度從黑白到彩色，再到高清、3D；從厚到薄、輕……【擴展閱讀】電視發(fā)展史50【擴展閱讀】電視發(fā)展史數字設備中用得較多的為七段數碼顯示器，又稱數碼管。常用的有半導體數碼顯示器(LED)和液晶顯示器(LCD)等。它們由七段可發(fā)光的字段組合而成。1.七段半導體數碼顯示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP發(fā)光字段，由管腳a~g電平控制是否發(fā)光。小數點，需要時才點亮。顯示的數字形式發(fā)光原理顯示結構字型

LED

abbr.

light-emittingdiode發(fā)光二級管（1）半導體數碼管當前用得最廣泛的顯示器之一，它是用發(fā)光二極管（LED）來組成字形顯示數字、文字和符號的。發(fā)光原理在半導體裁中摻入濃度很高的雜質而成的，所用材料有砷化鎵、磷化鎵、磷砷化等。在二極管正向導通時，電子和空穴大量復合，把多余的能量以光的形式釋放出來，便發(fā)出一定波長的可見光，所含磷、砷的比例不同，發(fā)出光的波長（顏色）也不同，有綠，黃，橙及其中間色等。半導體數碼顯示器內部接法共陽接法

共陰接法

共陽數碼管是將各發(fā)光二極管陽極連在一起，接高電平，而陰極分別由譯碼器輸出端來驅動。這種顯示器由輸出低電平有效的譯碼器來驅動。

當譯碼輸出某段碼為低電平時，二極管導通發(fā)光。

當譯碼輸出某段碼為高電平時，相應的發(fā)光二極管就導通發(fā)光，顯示相應的數碼。共陰數碼管將各發(fā)光二極管陰極連在一起接低電平，陽極分別由譯碼器輸出端來驅動。這種顯示器可用輸出高電平有效的譯碼器來驅動主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠性高、響應速度快、壽命長和亮度高等。

主要缺點：工作電流大，每字段工作電流約10mA。共陽接法

共陰接法

半導體數碼顯示器內部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流電阻

a~g和DP為低電平時才能點亮相應發(fā)光段。

a~g和DP為高電平時才能點亮相應發(fā)光段。共陽接法數碼顯示器需要配用輸出低電平有效的譯碼器。

共陰接法數碼顯示器需要配用輸出高電平有效的譯碼器。RR共陽極共陰極主要優(yōu)點：工作電壓低、體積小、壽命長、響應時間短、可靠性高和亮度也較高等。

主要缺點：工作電流大。共陰極顯示器BS201BS202BS207LCS011-11共陽極顯示器BS204BS206LA5011-11為了將顯示器電流限制在允許范圍內，在譯碼器每一個輸出端與顯示器輸入端之間應接入合適的限流電阻，其計算公式為：或電源電壓譯碼器輸出高電平的值LED發(fā)光時額定電壓LED發(fā)光時的額定電流(2)液晶顯示器(LCD)點亮七段液晶數碼管的方法與半導體數碼管類似。

主要優(yōu)點：工作電壓低，功耗極小。主要缺點：顯示欠清晰，響應速度慢。

液晶顯示原理：無外加電場作用時，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數字；當在相應字段的電極上加電壓時，液晶中的導電正離子作定向運動，在運動過程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對入射光產生散射而變成了暗灰色，于是顯示出相應的數字。當外加電壓斷開后，液晶分子又將恢復到整齊排列狀態(tài)，字形隨之消失。即液態(tài)晶體即液態(tài)晶體（2）.液晶顯示器(LCD)液晶顯示原理：無外加電場作用時，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數字；當在相應字段的電極上加電壓時，液晶中的導電正離子作定向運動，在運動過程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對入射光產生散射而變成了暗灰色，于是顯示出相應的數字。當外加電壓斷開后，液晶分子又將恢復到整齊排列狀態(tài)，字形隨之消失。abcdefgDPagfCOMbcedCOMDP顯示結構字型發(fā)光原理圖

液晶顯示器的結構及符號

（a）未加電場時（b）加電場以后（c）符號返回主要優(yōu)點：工作電壓低，功耗極小。主要缺點：顯示欠清晰，響應速度慢。

用異或門驅動液晶顯示器電路圖工作波形圖(1)共陰LED數碼管顯示譯碼器

(2)共陽LED數碼管顯示譯碼器

(3)液晶七段數碼顯示譯碼器

2.

BCD-七段顯示譯碼器（1）共陰LED數碼管顯示譯碼器半導體數碼管和液晶顯示器都可以用TTL或CMOS集成電路直接驅動。為此，就需要使用顯示譯碼器將BCD代碼譯成數碼管所需要的驅動信號，以便使數碼管用十進制數字顯示出BCD代碼所表示的數值。舉例說明輸入為8421BCD碼，用A3、A2、A1、A0表示輸出用Ya、Yb、Yc、Yd、Ye、Yf、Yg表示半導體數碼管為共陰極接法。與數碼管的連接圖引腳排列圖14513

功能表a---g段驅動

卡諾圖abcdefgDPagfCOMbcedCOMDP圖BCD－七段顯示譯碼器邏輯圖附加控制電路用于擴展電路功能。燈測試輸入：滅零輸入：滅燈輸入/滅零輸出：當時，驅動數碼管的七段同時點亮，以檢查該數碼管各段能否正常發(fā)光。平時應置為高電平。目的：為了能把不希望顯示的零熄滅。使可使本來應該顯示的0熄滅。

這是一個雙功能的輸入/輸出端，作為輸入時，稱滅燈輸入控制端。只要，數碼管熄滅；作為輸出端使用時，稱滅零輸出端，只有當A3=A2=A1=A0=0，而且有滅零輸入信號（）時，才會給出低電平。因此，表示譯碼器已將本來應該顯示的零熄滅了。燈測試輸入端最高優(yōu)先權消隱輸入端次優(yōu)先權數據鎖存輸入端滅零輸入端引腳排列圖滅零輸出端BCD-七段鎖存/譯碼/驅動器14513有滅零控制功能的8位數碼顯示系統(tǒng)由于滅零輸入端接低電平時滅零,故正常顯示時需接+Vcc共陽極LED數碼管與譯碼器接線圖(2)共陽LED數碼管顯示譯碼器液晶七段數碼顯示譯碼器14543BCD-七段碼液晶驅動器功能表顯示方式控制端當M=0時,用于驅動共陰LED數碼管,這時譯碼輸出Yi為高電平;當M=1時,用于驅動共最LED數碼管,Yi輸出為低電平;當用于液晶顯示時,應從M端加30~200方波,則Yi輸出為反相的方波,且M端方波與LCD公共電極相連,因而驅動其段碼顯示.(3)液晶七段數碼顯示譯碼器

3.4.3多位加法器半加器

HalfAdder，簡稱HA。它只將兩個1位二進制數相加，而不考慮低位來的進位。1011010101100000CiSiBiAi輸出輸入AiBiSiCiCO∑

(一)加法器基本單元20160515全加器

FullAdder，簡稱FA。能將本位的兩個二進制數和鄰低位來的進位數進行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入AiBiSiCiCO∑CICi-1

（二）多位加法器實現多位加法運算的電路其低位進位輸出端依次連至相鄰高位的進位輸入端，最低位進位輸入端接地。因此，高位數的相加必須等到低位運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。其進位數直接由加數、被加數和最低位進位數形成。各位運算并行進行。運算速度快。串行進位加法器超前進位加法器串行進位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加數A輸入A3A2A1A0B3B2B1B0B3B2B1B0加數B輸入低位的進位輸出CO依次加到相鄰高位的進位輸入端CI

。相加結果讀數為

C3S3S2S1S0和數進位數串行加法器主要缺點是工作(運算)速度慢跳過補充例題超前進位加法器舉例：CT74LS283相加結果讀數為C3S3S2S1S04位二進制加數B輸入端4位二進制加數A輸入端低位片進位輸入端本位和輸出端向高位片的進位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283邏輯符號與串行進位加法器區(qū)別:超前進位加法器運算時間的縮短是以增加電路復雜程度為代價而換取的3.4.4數值比較器DigitalComparator，又稱數字比較器。用于比較兩個數的大小。

(一)

1位數值比較器ABAABABBY(A<B)Y(A=B)Y(A>B)

(二)

多位數值比較器可利用1位數值比較器構成比較原理：從最高位開始逐步向低位進行比較。例如比較A=A3A2A1A0和B=B3B2B1B0的大?。?/p>

若A3>B3，則A>B；若A3<B3，則A<B；若A3=B3，則需比較次高位。

若次高位A2>B2，則A>B；若A2<B2，則A<B；若A2=B2，則再去比較更低位。依次類推，直至最低位比較結束。3.4.5數據選擇器一、功能與電路

數據選擇器(Multiplexer,簡稱MUX)又稱“多路開關”或“多路調制器”,它的功能是在選擇輸入(又稱“地址輸入”)信號的作用下,從多個數據輸入通道中選擇某一通道的數據(數字信息)傳輸至輸出端.4選1數據選擇器圖4選1數據選擇器真值表D0YD1D2D34

選

1

數據選擇器工作示意圖A1A0數據選擇器:根據地址碼的要求，從多路輸入信號中選擇其中一路輸出的電路.又稱多路選擇器(Multiplexer，簡稱MUX)或多路開關。多路輸入一路輸出地址碼輸入10Y=D1D1常用2選1、4選1、8選1和16選1等數據選擇器。

數據選擇器的輸入信號個數N與地址碼個數n的關系為

N=2n多到一的數字開關數據分配器:

根據地址碼的要求，將一路數據分配到指定輸出通道上去的電路。Demultiplexer，簡稱DMUXY0DY1Y2Y34

路數據分配器工作示意圖A1A0一路輸入多路輸出地址碼輸入10Y1=DD一到多的數字開關二、應用舉例1、數據傳輸（1）將多位數據并行輸入轉化為串行輸出16位并行輸入數據D0—D15。當選擇輸入A3A2A1A0

的二進制數碼依次由0000遞增至1111，16個通道的并行數據便依次傳送到輸出端，轉換成了串行數據。并行數據D0-D15

的值通過開關各自預先置0或置1，則此時多路開關在選擇輸入的控制下，將輸出所要求的序列信號，這就是“可編序列信號發(fā)生器”。（2）構成總線串行數據傳輸系統(tǒng)

將MUX與數據分配器配合使用,可以構成雙刀多擲開關,構成總線串行數據傳輸系統(tǒng),實現一路總線按地址輸入信號的要求傳送多路數據中某一路數據,這種結構也稱為總線開關。示意圖邏輯圖2、函數發(fā)生器

對于一個組合函數,可以根據它的最小項表達式借助于MUX來實現它,方法如下:

(1)將給定函數化為最小項與或表達式.(2)以最小項因子作MUX的地址輸入端,并由此確定MUX的規(guī)模.地址輸入端個數應與函數自變量數相等.(3)將與或函數式中已存在的最小項Mi相對應的數據輸入端Di賦值為1,將與或函數式不存在的最小項相應的數據輸入端賦值為0.圖

雙4選1數據選擇器74LS153返回雙4選1數據選擇器介紹地址端共用；數據輸入和輸出端各自獨立；片選信號獨立。8選1數據選擇器CT74LS151CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的邏輯功能示意圖8路數據輸入端地址信號輸入端互補輸出端使能端，低電平有效CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151邏輯功能示意圖ST

=

1

時禁止數據選擇器工作

ST

=

0

時，數據選擇器工作。選擇哪一路信號輸出由地址碼決定。8選1數據選擇器CT74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入因為若A2A1A0=000，則因為若A2A1A0=010，則Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入CT74LS151輸出函數表達式1000000000100000Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7

=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D7[例]試用兩個帶附加控制端的4選1數據選擇器組成一個8選1數據選擇器。1、變量個數=地址選擇端的端數2、變量個數>地址選擇端的端數分以下兩種情況：[例]試用數據選擇器實現函數

Y=AB+AC+BC該題可用代數法或卡諾圖法求解。

CT74LS151有

A2、A1

、A0三個地址輸入端，正好用以輸入三變量A、B、C。Y為三變量函數，故選用8選1數據選擇器，現選用CT74LS151。代數法求解解：(2)寫出邏輯函數的最小項表達式Y=AB+AC+BC=ABC+ABC+ABC+ABC(3)

寫出數據選擇器的輸出表達式Y′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比較

Y和

Y′兩式中最小項的對應關系(1)選擇數據選擇器令A=A2，B=A1，C=A0則Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+++為使Y=Y′，應令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)畫連線圖CT74LS151A2A1A0D0D7D6D5D4D3D2D1STYYY′ABC1即可得輸出函數D0D2D1D4D7D6D5D31(1)選擇數據選擇器選用CT74LS151(2)畫出

Y和數據選擇器輸出

Y

的卡諾圖(3)比較邏輯函數

Y

和

Y的卡諾圖設Y=Y、A=A2、B=A1、C=A0對比兩張卡諾圖后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)畫連線圖ABC0100011110

1

1

1

1

0

0

0

0Y的卡諾圖A2A1A00100011110

D6

D7D5

D3

D0

D1

D2

D4

Y′

的卡諾圖

1

1

1

1

D6

D7D5

D3卡諾圖法求解解：與代數法所得圖相同問題：可否選用“四選一”實現該邏輯函數[例]用MUX實現函數(2)Y為三變量函數,MUX地址輸入端為三個,所以選定的應是8

選1MUX芯片,如54151。(3)根據最小項表達式將數據輸入端作下列賦值:解：(1)首先將函數寫為最小項與或表達式

D0=D1=D3=D5=D6=D7=1D2=D4=054151邏輯圖函數也可以用4選1芯片來實現。擴充問題八選一的MUX（如54151）有三個地址端，八個輸入端，一個輸出端口F為兩變量函數G為四變量函數請使用八選一的MUX分別實現函數式：F=A⊕BG=AC+BD

多路選擇器數據輸入端個數一般不超過16個(即16選1)，如遇更多路數據選擇，可利用多片級聯分級選擇的方法來擴展功能。

例如64選1，可用9片8選MUX來實現，如圖該電路從64路數據中選一路輸出，地址碼應為6位（ABCDEF），先由DEF同時控制八片8選1MUX54151的地址輸入A2A1A0,同時選出八路數據,將這八路數據Y0—Y7送給第九片54151作數據輸入.用ABC控制第九片的地址輸入端A2A1A0,再從Y0—Y7中選一路作為輸出數據Y.這樣通過分級選擇,就實現了64選1.用9片8選1MUX實現64選