chapter3part2集成電路物理結(jié)構(gòu)課件

CMOS集成電路版圖--概念、方法與工具第3章版圖設(shè)計(jì)2023/2/61第三章版圖設(shè)計(jì)3.13.23.33.43.53.6CMOSVLSI制造工藝簡介晶體管版圖簡介分層和連接工藝設(shè)計(jì)規(guī)則縱向連接圖通用設(shè)計(jì)步驟2023/2/623.2分層和連接導(dǎo)體擴(kuò)散區(qū)金屬層多晶層阱層隔離層：避免電氣節(jié)點(diǎn)間產(chǎn)生“短路”接觸孔和通孔注入層結(jié)合使用四種類型的層就可以創(chuàng)建晶體管、電阻、電容以及互連。2023/2/633.2.1多邊形多邊形主要用于覆蓋無法用簡單矩形覆蓋的區(qū)域，如單元邊界、晶體管、n阱、接觸、擴(kuò)散區(qū)及晶體管柵極。2023/2/653.2.1多邊形多邊形的優(yōu)勢圈起形狀奇特的區(qū)域易于繪制、增加、減少、拼接多邊形的缺點(diǎn)不易修改數(shù)據(jù)存儲量大2023/2/663.2.2線形由起點(diǎn)、終點(diǎn)、中間頂點(diǎn)及寬度值定義的一種幾何形狀。主要用于連接器件，傳送信號通常采用“曼哈頓”幾何形狀，即所有的轉(zhuǎn)角都是90o2023/2/673.3晶體管版圖簡介PMOS晶體管2023/2/693.3晶體管版圖簡介2023/2/6103.3晶體管版圖簡介NMOS晶體管2023/2/6113.3.1襯底連接反相器襯底連接的截面圖2023/2/6133.3.1襯底連接顯示襯底連接的晶圓截面圖目前多數(shù)硅晶圓是P型的襯底連接：N阱中N型；P襯上P型；2023/2/6143.3.2導(dǎo)體和接觸孔導(dǎo)體層1PNM接觸孔和通孔ContactVia隔離物層疊式通孔 2023/2/6153.3.3FET陣列設(shè)計(jì)三個(gè)串聯(lián)的nFET（有2個(gè)n+區(qū)被共享）電路圖表面視圖2023/2/6173.3.3FET陣列設(shè)計(jì)兩個(gè)并聯(lián)的nFET方案1：有1個(gè)n+區(qū)被共享，有源區(qū)面積較小，但互連線較長原理圖的畫法最好與版圖相對應(yīng)電路圖表面視圖2023/2/6183.3.3FET陣列設(shè)計(jì)方案2：n+區(qū)全部被分開，有源區(qū)面積較大，但互連線較短電路圖表面視圖2023/2/6193.3.3FET陣列設(shè)計(jì)反相器:方案22023/2/6213.3.3FET陣列設(shè)計(jì)物理設(shè)計(jì)的目標(biāo)之一：整個(gè)芯片面積最小兩個(gè)獨(dú)立非門相鄰共享電源、共享地TwoNOTgatesthatsharepowersupplyandground.2023/2/622兩個(gè)反相器串聯(lián)共享電源、地、源、漏3.3.3FET陣列設(shè)計(jì)2023/2/6233.3.3FET陣列設(shè)計(jì)NAND2layout2023/2/6253.3.3FET陣列設(shè)計(jì)NOR2gatedesign2023/2/626NAND2-NOR2LayoutComparison2023/2/6273.3.3FET陣列設(shè)計(jì)NOR3/NAND32023/2/6293.3.3FET陣列設(shè)計(jì)2023/2/6303.3.3FET陣列設(shè)計(jì)2023/2/6313.3.3FET陣列設(shè)計(jì)實(shí)例1和2的對比邏輯對偶版圖對稱2023/2/632Ageneral4-inputAOIgate3.3.3FET陣列設(shè)計(jì)2023/2/6333.3.3FET陣列設(shè)計(jì)2023/2/6343.3.3FET陣列設(shè)計(jì)2023/2/6353.3.4FET陣列設(shè)計(jì)基本規(guī)則圖形和陣列盡量規(guī)則，避免采用多邊形，以便得到最大的密度n+、p+和柵能共享則共享電源、地線一般采用水平方向的金屬線，置于布局布線區(qū)的上、下方2023/2/6363.3.4FET陣列設(shè)計(jì)基本規(guī)則棍棒圖（stickdiagram）：用不同的顏色代表不同的工藝層，布線為有色線條且服從構(gòu)成芯片的規(guī)則。PolyN-WellMetal2ActiveMetal1Contact/Via×2023/2/6373.3.4FET陣列設(shè)計(jì)基本規(guī)則2023/2/6383.3.4FET陣列設(shè)計(jì)基本規(guī)則2023/2/6393.3.4FET陣列設(shè)計(jì)基本規(guī)則2023/2/6403.3.4FET陣列設(shè)計(jì)基本規(guī)則2023/2/6413.3.4FET陣列設(shè)計(jì)Basicsticklayoutdiagram2023/2/6423.3.4StickDiagramExample2023/2/6433.4設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則是指進(jìn)行版圖設(shè)計(jì)時(shí)必須遵守的一系列準(zhǔn)則，包括最小尺寸、線間距離以及其他幾何量的數(shù)值，這些數(shù)值則是根據(jù)工藝線的極限制定的。設(shè)計(jì)規(guī)則體現(xiàn)了制造工藝的物理限制。制定設(shè)計(jì)規(guī)則（進(jìn)行DRC）是為了保證電路可被可靠制造。寬度規(guī)則間距規(guī)則交疊規(guī)則規(guī)則的定義形式拓?fù)湓O(shè)計(jì)規(guī)則（絕對值）λ設(shè)計(jì)規(guī)則（相對值）2023/2/6443.4工藝設(shè)計(jì)規(guī)則版圖設(shè)計(jì)中的基本概念DRC：DesignRuleCheck設(shè)計(jì)規(guī)則檢查ERC：ElectricalRuleCheck電氣規(guī)則檢查LVS：LayoutversusSchematic版圖與電路圖對照2023/2/6453.4.1寬度規(guī)則寬度規(guī)則MinimumwidthExactwidth2023/2/6463.4.1寬度規(guī)則寬度規(guī)則2023/2/6473.4.2間距規(guī)則間距規(guī)則(spacerule)指兩個(gè)多邊形之間的最小距離。用來避免在兩個(gè)多邊形之間形成短路。節(jié)距（pitch），由寬度規(guī)則和間距規(guī)則共同定義。間距（space）：邊到邊的距離——版圖設(shè)計(jì)人員節(jié)距（pitch）：兩條邊中心線之間的距離——制造業(yè)人員2023/2/6483.4.2間距規(guī)則由于違反多晶硅與接觸孔之間的間距規(guī)則而造成的短路現(xiàn)象。2023/2/6493.4.3交疊規(guī)則交疊規(guī)則（overlaprule）定義了一個(gè)多邊形與另一個(gè)多邊形之間相交疊或相包裹的最小尺寸限制。交疊規(guī)則用以確保電路的連接關(guān)系不因制造工藝的細(xì)微偏差而遭破壞?？赡荛_路2023/2/6503.4.3交疊規(guī)則可能無法制造或短路2023/2/651常見工藝誤差兩層掩模未對準(zhǔn)→相鄰工藝層短路或開路灰塵→工藝層有效寬度減少橫向擴(kuò)散→溝道有效長度縮短表面凹凸不平→互連線有效厚度減少2023/2/652違背設(shè)計(jì)規(guī)則帶來的問題若兩層掩模未對準(zhǔn)會產(chǎn)生問題。如金屬塞圖形與n+區(qū)未對準(zhǔn)會導(dǎo)致n+有源區(qū)與p襯底之間發(fā)生短路2023/2/653違背設(shè)計(jì)規(guī)則帶來的問題不符合設(shè)計(jì)規(guī)則→源、漏短路2023/2/654違背設(shè)計(jì)規(guī)則帶來的問題不符合設(shè)計(jì)規(guī)則→有源區(qū)接觸不良2023/2/655基本結(jié)構(gòu)的版圖基本的掩膜工序?yàn)椋簭膒型襯底開始n阱（nWell）有源區(qū)（Active）多晶（Poly）p選擇（pSelect）n選擇（nSelect）有源區(qū)接觸（Activecontact）多晶接觸（Polycontact）金屬1（Metal1）通孔（Via）金屬2（Metal2）覆蓋玻璃（Overglass）各層可以按任何次序繪制}摻雜區(qū)}MOSFET2023/2/656設(shè)計(jì)規(guī)則2023/2/657設(shè)計(jì)規(guī)則2023/2/658n阱在n阱中制造pFET用于制造pFET的n阱接VDDn阱n阱=n阱掩膜圖形的最小寬度=相鄰n阱的邊到邊的最小間距相鄰阱合并2023/2/659n阱2023/2/660有源區(qū)有源區(qū)器件建立在有源區(qū)上，除去FOX（場氧，用于器件電隔離）的區(qū)域是有源區(qū)。Active=一個(gè)有源區(qū)的最小寬度=有源區(qū)掩膜邊到邊的最小間距FOX=NOT(Active)FOX+Active=Surface2023/2/661摻雜硅區(qū)n+和p+區(qū)，也稱為ndiff和pdiff。過去工藝采用擴(kuò)散技術(shù)，存在垂直邊緣擴(kuò)散問題，現(xiàn)代技術(shù)是離子注入。n+={nSelect掩模}∩(Active掩模}=一個(gè)有源區(qū)的最小寬度=有源區(qū)至nSelect間的最小間距2023/2/662摻雜硅區(qū)形成p+區(qū)是由pSelect掩模定義的離子注入實(shí)現(xiàn)的。p+={pSelect}∩{Active}∩{nWell}=有源區(qū)至pSelect間的最小間距=nSelect至nWell間的最小間距2023/2/663有源區(qū)2023/2/664POLY多晶POLY跨越n+或p+時(shí)，形成MOSFET；POLY在離子注入前淀積，阻止摻雜劑離子注入到硅中，有自對準(zhǔn)作用。對多晶的基本設(shè)計(jì)規(guī)則=多晶的最小寬度=多晶到多晶的最小間距nFET結(jié)構(gòu)2023/2/665POLYL==多晶的最小寬度=多晶離開有源區(qū)的最小露頭nFET中心區(qū)={nSelect}∩{Active}∩{Poly}nFET掩膜n+={nSelect掩模}∩(Active掩模}∩{NOT(Poly)}2023/2/666POLYpFET中心區(qū)={pSelect}∩{Active}∩{Poly}∩{nWell}pFET結(jié)構(gòu)pFET掩膜p+={pSelect}∩{Active}∩{nWell}∩{Not(Poly)}2023/2/667POLY=從多晶至有源區(qū)接觸的最小間距=從有源區(qū)到多晶的最小間距2023/2/668POLY2023/2/669POLY2023/2/670POLY2023/2/671有源區(qū)接觸contact只有Metal1能夠連接n+和p+。contact尺寸固定，由工藝決定。=有源區(qū)和有源區(qū)之間的最小間距=接觸垂直方向的尺寸=接觸水平方向的尺寸2023/2/672多晶接觸=多晶接觸的尺寸=多晶接觸到金屬1的最小間距2023/2/673contact2023/2/674金屬1Metal1用于連接襯底、阱、n+、p+、POLY、Metal2=金屬1至有源區(qū)接觸的最小間距=金屬1的最小線寬金屬1之間還有一個(gè)規(guī)則規(guī)定相鄰金屬線的最小間距2023/2/675金屬12023/2/676通孔和多層金屬=通孔的尺寸=在通孔和金屬1之間的最小間距=金屬2的最小寬度=在通孔和金屬2之間的最小間距=相鄰金屬線的最小間距2023/2/677通孔2023/2/678PAD2023/2/679實(shí)驗(yàn)所采用的設(shè)計(jì)規(guī)則2023/2/680實(shí)驗(yàn)所采用的設(shè)計(jì)規(guī)則規(guī)則描述規(guī)則類型lambda1.1WellMinimumWidthMinwidth101.2WelltoWell(DifferentPotential)SpacingNocheck1.3WelltoWell(SamePotential)SpacingSpacing6表1：采用的阱（Well）規(guī)則2023/2/681實(shí)驗(yàn)所采用的設(shè)計(jì)規(guī)則表2：有源區(qū)（Active）規(guī)則規(guī)則描述規(guī)則類型lambda2.1ActiveMinimumWidthMinwidth32.2ActivetoActiveSpacingSpacing32.3aSource/DrainActivetoWellEdgeSurround52.3bSource/DrainActivetoWellSpaceSpacing52.4aWellContact(Active)toWellEdgeSurround32.4bSubsContact(Active)toWellSpacingSpacing32023/2/682實(shí)驗(yàn)所采用的設(shè)計(jì)規(guī)則表3：多晶硅（Poly）規(guī)則規(guī)則描述規(guī)則類型lambda3.1PolyMinimumWidthMinwidth23.2PolytoPolySpacingSpacing23.3GateExtensionoutofActiveExtension23.4/4.1Source/DrainWidthExtension33.5PolytoActiveSpacingSpacing12023/2/683實(shí)驗(yàn)所采用的設(shè)計(jì)規(guī)則規(guī)則描述規(guī)則類型Lambda7.1aMetal1MinimumWidthMinwidth37.1bTightMetal1MaxWidthNotexist7.2aMetal1toMetal1SpacingSpacing37.2bTightMetal1spacingSpacing27.2cTightMetal1spacetoMetal1Spacing27.3Metal1OverlapofPolyContactSurround17.4Metal1OverlapofActiveContactSurround12023/2/684實(shí)驗(yàn)所采用的設(shè)計(jì)規(guī)則規(guī)則描述規(guī)則類型lambda5.1PolyContactExactSizeExactwidth25.2aFieldPolyOverlapofPolyCntSurround1.55.2bNot-Exists:PolyCnt_not_on_PolyNotexist5.3PolyContacttoPolyContactSpacingSpacing26.1ActiveContactExactSizeExactwidth26.2FieldActiveOverlapofActCntSurround1.56.3ActCnttoActCntSpacingSpacing26.4ActiveContacttoGateSpacingSpacing2表5：接觸孔規(guī)則2023/2/685實(shí)驗(yàn)所采用的設(shè)計(jì)規(guī)則8.1Via1ExactSizeExactwidth28.2Via1toVia1SpacingSpacing38.3Metal1OverlapofVia1Surround18.4aVia1toPolyContactSpacingSpacing28.4bVia1toActiveContactSpacingSpacing28.5aVia1toPolySpacingSpacing28.5bVia1(OnPoly)toPolyEdgeSpacing28.5cVia1toActiveSpacingSpacing28.5dVia1(OnActive)toActiveEdgeSpacing22023/2/686chrt35DRCmanual（part）chrt35DRCmanual2023/2/687邏輯門的物理設(shè)計(jì)2023/2/688邏輯門的物理設(shè)計(jì)2023/2/689邏輯門的物理設(shè)計(jì)2023/2/690復(fù)合邏輯門2023/2/691復(fù)合邏輯門2023/2/692復(fù)合邏輯門2023/2/6933.6設(shè)計(jì)步驟1制定版圖規(guī)劃2設(shè)計(jì)實(shí)現(xiàn)3版圖驗(yàn)證4最終步驟規(guī)劃你的工作實(shí)現(xiàn)驗(yàn)證聽取他人意見2023/2/6943.7制定版圖規(guī)劃1制定版圖規(guī)劃2設(shè)計(jì)實(shí)現(xiàn)3版圖驗(yàn)證4最終步驟1.1確定電源網(wǎng)格1.2定義信號1.3特殊設(shè)計(jì)要求1.4尺寸估計(jì)與層次劃分1.5完整性檢查2023/2/6953.7制定版圖規(guī)劃2023/2/6963.8通用準(zhǔn)則電源線確定線寬：供電范圍、電阻率使用最底層金屬作為晶體管級單元的電源線避免在電源線上開槽信號線合理選擇布線層輸入信號線寬度應(yīng)最小化合理選擇布線寬度布線方向：同層平行、相鄰層垂直標(biāo)注出所有重要信號確定連接的接觸孔數(shù)2023/2/6973.8通用準(zhǔn)則晶體管“叉指”晶體管實(shí)現(xiàn)大管子共用電源節(jié)點(diǎn)以節(jié)省面積連接有源區(qū)的接觸孔數(shù)目使用90o角的多邊形或線性（曼哈頓結(jié)構(gòu)）阱和襯底連接（越多越好，距離不應(yīng)太遠(yuǎn)）避免“軟連接”節(jié)點(diǎn)（即通過非布線層進(jìn)行連接的節(jié)點(diǎn)）2023/2/6983.9設(shè)計(jì)實(shí)現(xiàn)2設(shè)計(jì)實(shí)現(xiàn)3版圖驗(yàn)證4最終步驟2.1設(shè)計(jì)并布局2.2特殊要求2.3信號互連1制定版圖規(guī)劃自頂向下規(guī)劃，自底向上實(shí)現(xiàn)2023/2/699層次化設(shè)計(jì)層次化設(shè)計(jì)指設(shè)計(jì)中含有引用或使用其他組元作為自身結(jié)構(gòu)的一部分，子組元又可以引用其他組元。使用子組元構(gòu)建設(shè)計(jì)的意義：計(jì)算機(jī)資源管理組元重用并行工程2023/2/6100層次化設(shè)計(jì)（續(xù)）葉單元可復(fù)用的版圖設(shè)計(jì)可以是一個(gè)簡單的多邊形，也可以是一個(gè)完整的電路同一個(gè)電路圖，可能存在（通常）不同的版圖設(shè)計(jì)單元的使用使得全局修改更簡單，也導(dǎo)致局部修改的關(guān)聯(lián)性失誤每個(gè)單元需要有一個(gè)唯一的標(biāo)識符單元比多邊形更易于翻轉(zhuǎn)和旋轉(zhuǎn)單元的使用可以節(jié)省計(jì)算機(jī)屏幕刷新需要的資源驗(yàn)證更加快捷2023/2/6101單元版圖設(shè)計(jì)2023/2/6102Logi