時(shí)鐘芯片的低功耗設(shè)計(jì)

時(shí)鐘芯片的低功耗設(shè)計(jì)時(shí)鐘芯片廣泛地應(yīng)用于各種需要記錄特定時(shí)間的設(shè)備中。對(duì)于便攜式設(shè)備，時(shí)鐘芯片的功耗對(duì)維持整個(gè)系統(tǒng)的正常時(shí)間記錄是非常重要的。芯片具有較低的功耗，可以滿足更長(zhǎng)的工作時(shí)間要求。在嵌入式系統(tǒng)中，時(shí)鐘芯片是工作頻率較高的電路，降低其功耗，對(duì)于整個(gè)系統(tǒng)的功耗降低有著顯著的作用。在低功耗ASIC設(shè)計(jì)中，前端的邏輯設(shè)計(jì)和后端的物理設(shè)計(jì)結(jié)合得越來(lái)越密切。系統(tǒng)的低功耗設(shè)計(jì)必須從設(shè)計(jì)的各個(gè)層次上加以考慮，以實(shí)現(xiàn)整體優(yōu)化設(shè)計(jì)。在前端邏輯設(shè)計(jì)中，從分析功耗物理特性入手，進(jìn)行功耗估計(jì)，為低功耗的整體設(shè)計(jì)提供理論依據(jù)，然后在后端的電路實(shí)現(xiàn)上加以控制，這樣就可以更好地達(dá)到降低芯片功耗的目的。而且還可以降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。本文采用自頂而目的設(shè)計(jì)原則，從體系結(jié)構(gòu)到電路實(shí)現(xiàn)上分層次探討了時(shí)鐘芯片的功耗來(lái)源，并采取相應(yīng)的控制手段實(shí)現(xiàn)芯片的低功耗設(shè)計(jì)。1時(shí)鐘電路功耗分析1.1CMOS電路功耗分析對(duì)于CMOS集成電路，影響功耗的因素主要包括三個(gè)部門(mén)：動(dòng)態(tài)功耗、短路功耗和靜態(tài)功耗。由于動(dòng)態(tài)功耗占CMOS電路總功耗的80%以上，因此在功耗設(shè)計(jì)上主要考慮如何降低這部分功耗。動(dòng)態(tài)功耗Pd可用下式表示：Pd=ClVDD2f0-l⑴式中，CL為輸出節(jié)點(diǎn)的總負(fù)載電容；VDD為工作電壓，也是CMOS電路的邏輯擺幅；f0一1為開(kāi)關(guān)活性因子。下面就來(lái)分析與時(shí)鐘芯片功耗設(shè)計(jì)密切相關(guān)的兩個(gè)因素。1.1.1功耗與工作電壓VDD的關(guān)系從（1）式中可以看出，降低工作電壓會(huì)使功耗呈平方律下降，因此絕大多數(shù)低功耗設(shè)計(jì)都首先考慮采用盡可能低的工作電壓。但對(duì)于確定的工藝，如果電源電壓過(guò)低，將會(huì)導(dǎo)致電路性能下降。當(dāng)電源電壓降低到接近PMOS和NMOS晶體管的閾值電壓值之和時(shí)，延遲時(shí)間急劇增大，器件的工作速度下降，功耗反而增加。1.1.2功耗與開(kāi)關(guān)活性因子f0一1的關(guān)系對(duì)于CMOS邏輯器件，只有當(dāng)輸出節(jié)點(diǎn)出現(xiàn)0到1的邏輯轉(zhuǎn)換時(shí)，才從電源吸引能量。因此影響開(kāi)關(guān)活性因子的因素有兩個(gè)，一個(gè)是輸入信號(hào)變化頻率，另一個(gè)是電路的邏輯類(lèi)型、所實(shí)現(xiàn)的功能和整個(gè)網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)。對(duì)于開(kāi)關(guān)活性因子?0一1，可用下式表示：f0一1=P0一1f（2）式中，P0-1是器件開(kāi)關(guān)的概率，即輸入從0到1發(fā)生轉(zhuǎn)變的概率，它和組成電路的邏輯類(lèi)型有關(guān)。f為輸入信號(hào)變化的頻率，即器件工作頻率。由（2）式可知，器件的開(kāi)關(guān)概率P0-1和工作頻率f與動(dòng)態(tài)功耗成正比。此外，COMS門(mén)的充電時(shí)間和節(jié)點(diǎn)負(fù)載電容等都是影響功耗的因素，需要在電路的具體實(shí)現(xiàn)中加以控制。1.2時(shí)鐘電路低功耗分析1.2.CMOS電路的標(biāo)準(zhǔn)工作電壓為5V，這對(duì)于工作頻率較高的電路而言，功耗是非常大的。為降低芯片的整體功耗，考慮在開(kāi)關(guān)活性因子較高的電路上采用低于給定工作電壓的設(shè)計(jì)。由時(shí)鐘芯片的工作原理可知，時(shí)鐘信號(hào)發(fā)生器是整個(gè)芯片中工作頻率最高的電路，它包括振蕩電路和分頻電路兩部分。其中，振蕩電路的工作頻率與外接晶振的頻率相同，器件開(kāi)關(guān)因子最高，功耗最大。如果能夠降低這部門(mén)MOS器件的工作電壓，合理地設(shè)計(jì)主要功耗元件的特性參數(shù)，降低工作電流，就可以有效地降低功耗；分頻電路，尤其是工作在前面幾級(jí)的分頻電路，器件的開(kāi)關(guān)活性因子也很高。因此在分頻電路中，同樣采用降低工作電壓的方法來(lái)降低功耗。通過(guò)電路功能分析可知，前面1:8分頻的電路的工作頻率是最高的，這部分電路的功耗占整個(gè)分頻電路總功耗的80%左右，因此低功耗設(shè)計(jì)應(yīng)以降低這部分電路的功耗為目標(biāo)。2低功耗時(shí)鐘信號(hào)發(fā)生器電路設(shè)計(jì)低功耗時(shí)鐘信號(hào)發(fā)生器總體設(shè)計(jì)電路圖如圖1所示。2.1振蕩電路低功耗設(shè)計(jì)圖2低功耗振蕩電路振蕩電路是由晶振、電容C0、C1、反向器及電阻R1構(gòu)成，其中反向器與電阻R1組成包饋網(wǎng)絡(luò)，X0、X1兩個(gè)引腳用來(lái)外接晶振，如圖2所示。由于反向器的工作頻率和晶振的工作頻率相同，而且反向器的開(kāi)關(guān)

概率為1,因?yàn)樗侵饕墓脑?。在進(jìn)行低功耗設(shè)計(jì)時(shí)，首先應(yīng)考慮采用較低的工作電壓，并保證在這個(gè)電壓下，使器件的平均工作電流盡可能地小、RC網(wǎng)絡(luò)的充放電時(shí)間盡可能地短。對(duì)CMOS器件，根據(jù)其傳輸特性，在飽和區(qū)有:5-牛⑶址?（中〃）@喝一片） （4）式中，Vov是電壓裕量，它表示柵源電壓VGS與閾值電壓VT相比高出的部分;k'是跨導(dǎo)參數(shù)，與遷移率成正比；ID為漏電流；W/L為器件寬長(zhǎng)比。當(dāng)反向器的工作電壓較低時(shí)，要使之具有好的電壓傳輸特性，就要在VOV較小的情況下，盡量選擇較大的寬長(zhǎng)比W/L和較小的漏電流ID。因此，對(duì)MOS管的結(jié)構(gòu)參數(shù)以及工作電流進(jìn)行控制，使之在采用較低的工作電壓時(shí)也能滿足所要求的工作頻率，這是實(shí)現(xiàn)低功耗振蕩器設(shè)計(jì)的關(guān)鍵。值得注意的是，雖然當(dāng)閾值電壓和工作電壓一起減小時(shí)，電路的功耗顯著降低，但由于閾值電壓的值與工藝參數(shù)有關(guān)，當(dāng)閾值電壓減小到一定程度時(shí)，能量又隨閾值電壓的減小而增加。從上面分析中可以看出，在振蕩電路工作電壓的選擇上，由于要考慮所采用的工藝以及器件的工作速度，因此不能一味地追求很低的工作電壓，要對(duì)整個(gè)電路功能的實(shí)現(xiàn)做全面考慮。振蕩器的基本是Pierce模型。在工作電壓較低的時(shí)候，要選擇合理的寬長(zhǎng)比W/L為滿足閾值電壓的要求，但由（4）式可知，寬長(zhǎng)比W/L與工作電流ID成正比。寬長(zhǎng)比W/L的增加，又帶來(lái)了兩方面問(wèn)題，即工作電流ID的增大和管子尺寸增加。為了減小ID，在NMOS管和PMOS管兩端應(yīng)各接一個(gè)有源電阻（M2、M3）來(lái)對(duì)工作電流進(jìn)行分流；另一方面，管子尺寸的增加，使得擴(kuò)散電容和負(fù)載電容CL也增加了，這會(huì)導(dǎo)致電路充放電時(shí)間增加，引起額外功耗。因此，對(duì)寬長(zhǎng)比W/L的選擇是決定振蕩電路功耗的一個(gè)關(guān)鍵參數(shù)。具體電路參見(jiàn)圖2。為了觀察振蕩電路的輸出特性是否滿足低功耗設(shè)計(jì)要求，用Spectres軟件作了仿真。從圖3的仿真結(jié)果可以看出，當(dāng)Vdd1=1.8V、晶振頻率為32.768kHz時(shí)，輸出滿足系統(tǒng)要求。llmskO|0.40.12§0.9llmskO|0.40.12§0.90"ms—Fn工iai.//mg為了滿足時(shí)鐘模塊的輸入要求，采用多級(jí)分頻電路對(duì)來(lái)自振蕩電路的高頻信號(hào)進(jìn)行分頻處理。由于分頻電路的分頻級(jí)數(shù)較多，而且每一級(jí)分頻電路的工作頻率是以倍數(shù)等比下降的，因此，因此分頻電路工作電壓的設(shè)計(jì)應(yīng)用考慮各級(jí)之間的輸入和輸出的關(guān)系。可以將分頻電路分為兩部分，前三級(jí)為高頻部分，采用較低的工作電壓，然后加一個(gè)電平轉(zhuǎn)換器，把經(jīng)過(guò)1：8分頻后的輸出電壓提升到標(biāo)準(zhǔn)工作電壓；后面部分為低頻部分，包括12級(jí)分頻電路，采用標(biāo)準(zhǔn)工作電壓。這一部分分頻電路可采用帶復(fù)位的鎖相環(huán)，以實(shí)現(xiàn)對(duì)時(shí)鐘電路復(fù)位和測(cè)試的控制。由于振蕩電路和第一級(jí)分頻電路的輸入信號(hào)的頻率為晶振頻率，因此采用最低的工作電壓Vddl，以期將功耗降下來(lái)；對(duì)于第二級(jí)和第三級(jí)，采用的工作電壓Vdd2比第一級(jí)略高；在第三級(jí)分頻后加一個(gè)緩沖器和電平轉(zhuǎn)換電路，采用的工作電壓Vdd3高于Vdd2，即Vdd1<Vdd,Vdd為5V標(biāo)準(zhǔn)工作電壓，如圖1所示。這里采用Vdd3主要是考慮和后面工作在標(biāo)準(zhǔn)電壓下的低頻部分進(jìn)行電平轉(zhuǎn)換，以及在測(cè)試時(shí)對(duì)不同頻率的輸出信號(hào)進(jìn)行控制。前三級(jí)分頻器電路由靜態(tài)主從型D觸發(fā)器和傳輸門(mén)組成，時(shí)鐘信號(hào)通過(guò)傳輸門(mén)加到鎖存器兩端。前一級(jí)的輸出為后一級(jí)的輸入。通過(guò)Spectres軟件對(duì)前三級(jí)分頻器的輸出特性進(jìn)行仿真可知，當(dāng)工作電壓最低為2V左右時(shí)，仍能保持正常工作，滿足低功耗設(shè)計(jì)要求。綜上所述，ASIC低功耗設(shè)計(jì)應(yīng)從多層次設(shè)計(jì)上考慮降低功耗問(wèn)題。首先應(yīng)從CMOS電路的功耗為源探討降低功耗的電路的體系結(jié)構(gòu)，