微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)第五章存儲(chǔ)器

微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)第五章存儲(chǔ)器第一頁，共五十八頁，2022年，8月28日5.1存儲(chǔ)器件的分類（掌握）按存儲(chǔ)介質(zhì)分類按讀寫策略分類5.2半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)與性能指標(biāo)（掌握）

隨機(jī)存取存儲(chǔ)器只讀存儲(chǔ)器存儲(chǔ)器芯片的性能指標(biāo)5.3存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（掌握）存儲(chǔ)系統(tǒng)的分層管理虛擬存儲(chǔ)器與地址映射

現(xiàn)代計(jì)算機(jī)的多層次存儲(chǔ)體系5.4主存儲(chǔ)器設(shè)計(jì)技術(shù)（掌握）

存儲(chǔ)芯片選型存儲(chǔ)芯片的組織形式地址譯碼技術(shù)

存儲(chǔ)器接口設(shè)計(jì)設(shè)計(jì)第五章

(8)

存儲(chǔ)器系統(tǒng)第二頁，共五十八頁，2022年，8月28日5.1存儲(chǔ)器件的分類5.2半導(dǎo)體存儲(chǔ)芯片5.3存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)

存儲(chǔ)系統(tǒng)的分層管理地址映射技術(shù)

3.

現(xiàn)代計(jì)算機(jī)的多級(jí)存儲(chǔ)體系

5.4主存儲(chǔ)器設(shè)計(jì)技術(shù)

存儲(chǔ)芯片選型存儲(chǔ)芯片的組織形式地址譯碼技術(shù)

存儲(chǔ)器接口設(shè)計(jì)決定芯片片選信號(hào)的實(shí)現(xiàn)兩級(jí)譯碼；全譯碼、部分譯碼、線譯碼；固定、可變存儲(chǔ)介質(zhì)(存儲(chǔ)原理)、讀寫策略(存取方式)容量擴(kuò)展；基本結(jié)構(gòu)（RAM、ROM）、性能指標(biāo)并行、多端口、聯(lián)想（改善主存的訪問速度和吞吐量）2023/2/73/54第三頁，共五十八頁，2022年，8月28日5.1.1不同的存儲(chǔ)原理雙極型：

MOS型掩膜ROM一次性可編程PROM紫外線可擦除EPROM電可擦除E2PROM快閃存儲(chǔ)器FLASH易失性存儲(chǔ)器非易失性存儲(chǔ)器靜態(tài)SRAM動(dòng)態(tài)DRAM存取速度快，但集成度低，一般用于大型計(jì)算機(jī)或高速微機(jī)的Cache；速度較快，集成度較低，一般用于對(duì)速度要求高、而容量不大的場合（Cache）集成度較高但存取速度較低，一般用于需較大容量的場合（主存）。半導(dǎo)體存儲(chǔ)器磁介質(zhì)存儲(chǔ)器磁帶、軟磁盤、硬磁盤（DA、RAID）光介質(zhì)存儲(chǔ)器只讀型、一次寫入型、多次寫入型2023/2/74/54第四頁，共五十八頁，2022年，8月28日不同的讀寫策略數(shù)據(jù)訪問方式并行存儲(chǔ)器(ParallelMemory)串行存儲(chǔ)器

(SerialMemory)數(shù)據(jù)存取順序隨機(jī)存?。ㄖ苯哟嫒。┛砂吹刂冯S機(jī)訪問；訪問時(shí)間與地址無關(guān)；順序存取

(先進(jìn)先出)FIFO、隊(duì)列(queue)堆棧存儲(chǔ)先進(jìn)后出(FILO)/后進(jìn)先出(LIFO)；向下生成和向上生成；實(shí)棧頂SS、堆棧指針SP；2023/2/75/54第五頁，共五十八頁，2022年，8月28日堆棧的生成方式2023/2/76/54第六頁，共五十八頁，2022年，8月28日堆棧建立與操作示例堆棧段起始地址棧底及初始棧頂（a）向下生成堆棧的建立及初始化（b）入棧操作（實(shí)棧頂）（c）出棧操作（實(shí)棧頂）

地址存儲(chǔ)單元10200H10202H10204H10206H10208H1020AH1020CH……10230H0011

SS1020SP初值

0030棧頂PUSHAX1234PUSHBX1AB110200H10202H10204H10206H10208H……1022CH1022EH10230H0011

SS1020SP0030棧底堆棧段起始地址12341AB1002E002CPOPAXPOPBX10200H10202H10204H10206H10208H……1022CH1AB11022EH123410230H0011

SS1020

SP002C(棧底)堆棧段起始地址002E0030

1AB1

12347/422023/2/77/54第七頁，共五十八頁，2022年，8月28日靜態(tài)RAM的六管基本存儲(chǔ)單元集成度低，但速度快，價(jià)格高，常用做Cache。T1和T2組成一個(gè)雙穩(wěn)態(tài)觸發(fā)器，用于保存數(shù)據(jù)。T3和T4為負(fù)載管。如A點(diǎn)為數(shù)據(jù)D，則B點(diǎn)為數(shù)據(jù)/D。T1T2ABT3T4+5VT5T6行選擇線有效（高電平）時(shí)，A、B處的數(shù)據(jù)信息通過門控管T5和T6送至C、D點(diǎn)。行選擇線CD列選擇線T7T8I/OI/O列選擇線有效（高電平）時(shí)，C、D處的數(shù)據(jù)信息通過門控管T7和T8送至芯片的數(shù)據(jù)引腳I/O。2023/2/78/54第八頁，共五十八頁，2022年，8月28日動(dòng)態(tài)RAM的單管基本存儲(chǔ)單元集成度高，但速度較慢，價(jià)格低，一般用作主存。行選擇線T1B存儲(chǔ)電容CA列選擇線T2I/O電容上存有電荷時(shí)，表示存儲(chǔ)數(shù)據(jù)A為邏輯1；行選擇線有效時(shí)，數(shù)據(jù)通過T1送至B處；列選擇線有效時(shí)，數(shù)據(jù)通過T2送至芯片的數(shù)據(jù)引腳I/O；為防止存儲(chǔ)電容C放電導(dǎo)致數(shù)據(jù)丟失，必須定時(shí)進(jìn)行刷新；動(dòng)態(tài)刷新時(shí)行選擇線有效，而列選擇線無效。（刷新是逐行進(jìn)行的。）刷新放大器2023/2/79/54第九頁，共五十八頁，2022年，8月28日讀寫控制邏輯R/WCE數(shù)據(jù)緩沖器（三態(tài)雙向）d0d1dN-1…D0D1DN-1…RAM芯片的組成與結(jié)構(gòu)（一）該RAM芯片外部共有地址線L根，數(shù)據(jù)線N根；該類芯片內(nèi)部采用單譯碼（字譯碼）方式，基本存儲(chǔ)單元排列成M*N的長方矩陣，且有M=2L的關(guān)系成立；字線0字線M-10,00,N-1M-1,0M-1,N-1……………地址譯碼器a0a1aM-1……A0A1AL-1地址寄存器……D0DN-1位線0位線N-1存儲(chǔ)芯片容量標(biāo)為“M*N”（bit）D0DN-1地址線數(shù)據(jù)線控制線2023/2/710/54第十頁，共五十八頁，2022年，8月28日RAM芯片的組成與結(jié)構(gòu)（二）該RAM芯片外部共有地址線2n根，數(shù)據(jù)線1根；該類芯片內(nèi)部一般采用雙譯碼（復(fù)合譯碼、重合選擇）方式，基本存儲(chǔ)單元排列成N*N的正方矩陣，且有M=22n=N2

的關(guān)系成立；0,00,N-1N-1,0N-1,N-1………D0D0DN-1DN-1…Y0YN-1Y地址譯碼器Y地址寄存器……AnAn+1A2n-1X地址譯碼器X0X1XN-1……A0A1An-1X地址寄存器…DD數(shù)據(jù)緩沖器（三態(tài)雙向）D0讀寫控制存儲(chǔ)芯片容量標(biāo)為“M*1”（bit）數(shù)據(jù)線控制線地址線2023/2/711/54第十一頁，共五十八頁，2022年，8月28日靜態(tài)RAM芯片的引腳特性從三總線的角度看：1.地址線數(shù)目A、數(shù)據(jù)線數(shù)目D與芯片容量（M×N）直接相關(guān)：2A=MD=N2.控制信號(hào)應(yīng)包括：片選信號(hào)和讀/寫信號(hào)所以，6264容量：

213×8＝8K×8可見6264為RAM芯片712/422023/2/712/54第十二頁，共五十八頁，2022年，8月28日產(chǎn)品出廠時(shí)存的全是1，用戶可一次性寫入，即把某些1改為0。但只能一次編程。

存儲(chǔ)單元多采用熔絲－低熔點(diǎn)金屬或多晶硅。寫入時(shí)設(shè)法在熔絲上通入較大的電流將熔絲燒斷。編程時(shí)VCC和字線電壓提高可編程只讀存儲(chǔ)器PROM2023/2/713/54第十三頁，共五十八頁，2022年，8月28日紫外線可擦除ROM(UVEPROM)擦除：用紫外線或X射線擦除。需20~30分鐘。缺點(diǎn)：需要兩個(gè)MOS管；編程電壓偏高；P溝道管的開關(guān)速度低。

2023/2/714/54第十四頁，共五十八頁，2022年，8月28日寫入（寫0）擦除（寫1）讀出

特點(diǎn)：擦除和寫入均利用隧道效應(yīng)。浮柵與漏區(qū)間的氧化物層極?。?0納米以下），稱為隧道區(qū)。當(dāng)隧道區(qū)電場大于107V/cm時(shí)隧道區(qū)雙向?qū)?。電可擦除的ROM(EEPROM)2023/2/715/54第十五頁，共五十八頁，2022年，8月28日快閃存儲(chǔ)器(FlashMemory)

（1）寫入利用雪崩注入法。源極接地；漏極接6V；控制柵12V脈沖，寬10s。

（2）擦除用隧道效應(yīng)?？刂茤沤拥兀辉礃O接12V脈沖，寬為100ms。因?yàn)槠瑑?nèi)所有疊柵管的源極都連在一起，所以一個(gè)脈沖就可擦除全部單元。

（3）讀出：源極接地，字線為5V邏輯高電平。2023/2/716/54第十六頁，共五十八頁，2022年，8月28日半導(dǎo)體存儲(chǔ)芯片的主要技術(shù)指標(biāo)存儲(chǔ)容量存取速度功耗可靠性工作電源電壓、工作溫度范圍、可編程存儲(chǔ)器的編程次數(shù)、成本

注意存儲(chǔ)器的容量以字節(jié)（B）為單位，而存儲(chǔ)芯片的容量以位（b）為單位。

即存取時(shí)間，以ns為單位，也可用存取時(shí)間Ta、存取周期Tm和存儲(chǔ)器帶寬Bm等表示?？捎闷骄收祥g隔時(shí)間來衡量以mW/芯片或μW/單元為單位2023/2/717/54第十七頁，共五十八頁，2022年，8月28日存儲(chǔ)容量單位1kilobyteKB=1000(103)Byte1megabyteMB=1000000(106)Byte1gigabyteGB=1000000000(109)Byte1terabyteTB=1000000000000(1012)Byte1petabytePB=1000000000000000(1015)Byte1exabyteEB=1000000000000000000(1018)Byte1zettabyteZB=1000000000000000000000(1021)Byte1yottabyteYB=1000000000000000000000000(1024)Byte1nonabyteNB=1000000000000000000000000000(1027)Byte1doggabyteDB=1000000000000000000000000000000(1030)Byte

23.32=10210220230……2023/2/718/54第十八頁，共五十八頁，2022年，8月28日存儲(chǔ)器是計(jì)算機(jī)的核心部件之一。如何以合理的價(jià)格搭建出容量和速度都滿足要求的存儲(chǔ)系統(tǒng)，始終是計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)中的關(guān)鍵問題之一?，F(xiàn)代計(jì)算機(jī)系統(tǒng)通常把不同容量、不同速度的存儲(chǔ)設(shè)備按一定的體系結(jié)構(gòu)組織起來，以解決存儲(chǔ)容量、存取速度和價(jià)格之間的矛盾。存儲(chǔ)器結(jié)構(gòu)第十九頁，共五十八頁，2022年，8月28日5.3存儲(chǔ)器分層結(jié)構(gòu)設(shè)計(jì)目標(biāo)整個(gè)存儲(chǔ)系統(tǒng)速度接近M1而價(jià)格和容量接近Mn二.操作策略映像規(guī)則：用于確定一個(gè)新的塊（頁）被調(diào)入本級(jí)存儲(chǔ)器時(shí)應(yīng)放在什么位置上。查找規(guī)則：用于確定需要的塊（頁）是否存在本級(jí)存儲(chǔ)器中以及如何查找。替換規(guī)則：用于確定本級(jí)存儲(chǔ)器不命中且已滿時(shí)應(yīng)替換哪一塊（頁）。寫規(guī)則：用于確定寫數(shù)據(jù)時(shí)應(yīng)進(jìn)行的操作。2023/2/720/54第二十頁，共五十八頁，2022年，8月28日分段與分頁技術(shù)分段存儲(chǔ)器的分段管理；由多個(gè)寄存器表示訪問的實(shí)際地址；邏輯地址（段基址：段內(nèi)偏移）物理地址；分頁

虛擬存儲(chǔ)器的分頁管理；頁號(hào)與頁內(nèi)地址結(jié)合表示訪問的實(shí)際地址；邏輯地址（頁基址：頁內(nèi)偏移）物理地址；2023/2/721/54第二十一頁，共五十八頁，2022年，8月28日存儲(chǔ)器的地址映射

地址映射也叫地址重定位，指將用戶程序中的邏輯地址，轉(zhuǎn)換為運(yùn)行時(shí)機(jī)器可直接尋址的物理地址。有效地址、虛擬地址分頁技術(shù)頁是信息的物理單位，與源程序的邏輯結(jié)構(gòu)無關(guān)；頁長由系統(tǒng)確定，大小固定，用戶不可見；頁面只能以頁大小的整倍數(shù)地址開始，頁一般不能共享；分段技術(shù)

段是信息的邏輯單位，由源程序的邏輯結(jié)構(gòu)所決定；段長由用戶確定（用戶可見），大小不固定；

段可從任意地址開始，段內(nèi)連續(xù)編址，段間不一定連續(xù)；2023/2/722/54第二十二頁，共五十八頁，2022年，8月28日虛擬地址

———————>物理地址MMU地址映射表程序空間、邏輯地址空間實(shí)存空間、硬件地址空間分頁映射第二十三頁，共五十八頁，2022年，8月28日分頁技術(shù)：頁的大小固定；虛擬地址到物理地址；分段技術(shù)：

段的大小可變；邏輯地址到物理地址；第二十四頁，共五十八頁，2022年，8月28日現(xiàn)代計(jì)算機(jī)的四級(jí)存儲(chǔ)結(jié)構(gòu)：寄存器＋Cache＋主存＋輔存CPU內(nèi)部高速電子線路(如觸發(fā)器)一級(jí)：在CPU內(nèi)部二級(jí)：在CPU外部一般為靜態(tài)隨機(jī)存儲(chǔ)器SRAM。一般為半導(dǎo)體存儲(chǔ)器，也稱為短期存儲(chǔ)器；解決讀寫速度問題；包括磁盤（中期存儲(chǔ)器）、磁帶、光盤（長期存儲(chǔ)）等；解決存儲(chǔ)容量問題；其中：cache-主存結(jié)構(gòu)解決高速度與低成本的矛盾；主存-輔存結(jié)構(gòu)利用虛擬存儲(chǔ)器解決大容量與低成本的矛盾；2023/2/725/54第二十五頁，共五十八頁，2022年，8月28日現(xiàn)代計(jì)算機(jī)中的多級(jí)存儲(chǔ)器體系結(jié)構(gòu)第二十六頁，共五十八頁，2022年，8月28日第二十七頁，共五十八頁，2022年，8月28日寄存器組特點(diǎn)：讀寫速度快但數(shù)量較少；其數(shù)量、長度以及使用方法會(huì)影響指令集的設(shè)計(jì)。組成：一組彼此獨(dú)立的Reg，或小規(guī)模半導(dǎo)體存儲(chǔ)器。RISC：設(shè)置較多Reg，并依靠編譯器來使其使用最大化。Cache高速小容量(幾十千到幾兆字節(jié))；借助硬件管理對(duì)程序員透明；命中率與失效率；主（內(nèi)）存編址方式：字節(jié)編址信息存放方式：大/小端系統(tǒng)、對(duì)齊方式輔（外）存信息以文件(file)的形式存放，按塊為單位進(jìn)行存取。虛擬存儲(chǔ)技術(shù)2023/2/728/54第二十八頁，共五十八頁，2022年，8月28日Cache技術(shù)和虛擬存儲(chǔ)器技術(shù)相同點(diǎn)：以存儲(chǔ)器訪問的局部性為基礎(chǔ)；采用的調(diào)度策略類似；對(duì)用戶都是透明的；不同點(diǎn)：劃分的信息塊的長度不同；Cache技術(shù)由硬件實(shí)現(xiàn)，而虛擬存儲(chǔ)器由OS的存儲(chǔ)管理軟件輔助硬件實(shí)現(xiàn)；29/42Cache塊：8～64字節(jié)虛擬存儲(chǔ)器塊：512～幾十K個(gè)字節(jié)2023/2/729/54第二十九頁，共五十八頁，2022年，8月28日cache的功效

設(shè)cache的存取時(shí)間為tc，命中率為h，主存的存取時(shí)間為tm，則平均存取時(shí)間：ta=tc×h+(tc+tm)×(1-h)?！纠?.1】某微機(jī)存儲(chǔ)器系統(tǒng)由一級(jí)cache和主存組成。已知主存的存取時(shí)間為80ns，cache的存取時(shí)間為6ns，cache的命中率為85%，試求該存儲(chǔ)系統(tǒng)的平均存取時(shí)間。ta=6ns×85%+86ns×(1-85%)=5.1+12.9=18nscache的命中率與cache的大小、替換算法、程序特性等因素有關(guān)。cache未命中時(shí)CPU還需要訪問主存，這時(shí)反而延長了存取時(shí)間。

2023/2/730/54第三十頁，共五十八頁，2022年，8月28日大/小端模式：多字節(jié)數(shù)據(jù)存儲(chǔ)2023/2/731/54第三十一頁，共五十八頁，2022年，8月28日對(duì)齊方式：

不同寬度數(shù)據(jù)的存儲(chǔ)方式按整數(shù)邊界對(duì)齊存儲(chǔ)可以保證訪存指令的速度按任意邊界對(duì)齊存儲(chǔ)可以保證存儲(chǔ)空間的利用2023/2/732/54第三十二頁，共五十八頁，2022年，8月28日5.4存儲(chǔ)器設(shè)計(jì):存儲(chǔ)芯片的選擇

確定類型根據(jù)不同應(yīng)用場合的特點(diǎn)確定采用何種類型的芯片，如考慮選用SRAM還是DRAM，是否需要E2PROM、FLASH等等；確定具體型號(hào)及數(shù)量根據(jù)容量、價(jià)格、速度、功耗等要求確定芯片的具體型號(hào)和數(shù)量思考：若要求擴(kuò)展64K容量的內(nèi)存，以下幾種選擇哪種最優(yōu)？

64K*1的芯片數(shù)量N＝(64K*8)/(64K*1)＝1*8片;8K*8的芯片數(shù)量N＝(64K*8)/(8K*8)＝8*1片；

16K*4的芯片數(shù)量N＝(64K*8)/(16K*4)＝4*2片；

顯然，芯片的種類和數(shù)量應(yīng)越少越好；在芯片數(shù)量相同的情況下應(yīng)考慮總線的負(fù)載能力和系統(tǒng)連接的復(fù)雜性。從總線負(fù)載和系統(tǒng)連接來看，第一種選擇較好。33/422023/2/733/54第三十三頁，共五十八頁，2022年，8月28日內(nèi)（主）存儲(chǔ)器的基本結(jié)構(gòu)存儲(chǔ)芯片存儲(chǔ)模塊存儲(chǔ)體

進(jìn)行位擴(kuò)展以實(shí)現(xiàn)按字節(jié)編址的結(jié)構(gòu)

進(jìn)行字?jǐn)U展以滿足總?cè)萘康囊蟠鎯?chǔ)體、地址譯碼、數(shù)據(jù)緩沖和讀寫控制

位擴(kuò)展：因每個(gè)字的位數(shù)不夠而擴(kuò)展數(shù)據(jù)輸出線的數(shù)目；

字?jǐn)U展：因總的字?jǐn)?shù)不夠而擴(kuò)展地址輸入線的數(shù)目，所以也稱

為地址擴(kuò)展；并行存儲(chǔ)器、多端口存儲(chǔ)器、相聯(lián)存儲(chǔ)器等2023/2/734/54第三十四頁，共五十八頁，2022年，8月28日存儲(chǔ)芯片的位擴(kuò)展⑧64K*1I/O⑦64K*1I/O⑥64K*1I/O⑤64K*1I/O④64K*1I/O③64K*1I/O②64K*1I/O①64K*1I/OA0~A15R/WCSD0D7…等效為64K*8A0~A15D0~D7R/WCS用64K×1bit的芯片擴(kuò)展實(shí)現(xiàn)64KB存儲(chǔ)器

進(jìn)行位擴(kuò)展時(shí)，模塊中所有芯片的地址線和控制線互連形成整個(gè)模塊的地址線和控制線，而各芯片的數(shù)據(jù)線并列（位線擴(kuò)展）形成整個(gè)模塊的數(shù)據(jù)線（8bit寬度）。

35/422023/2/735/54第三十五頁，共五十八頁，2022年，8月28日存儲(chǔ)芯片的字?jǐn)U展用8K×8bit的芯片擴(kuò)展實(shí)現(xiàn)64KB存儲(chǔ)器64K*8A0~A15D0~D7R/WCS等效為A0~A12R/WD0~D7⑧64K*1D0~7⑦64K*1D0~7⑥64K*1D0~7⑤64K*1D0~7④64K*1D0~7③64K*1D0~7②64K*1D0~7CS1①8K*8D0~7CS3-8譯碼器Y0Y1Y7………A13

A14

A15

進(jìn)行字?jǐn)U展時(shí)，模塊中所有芯片的地址線、控制線和數(shù)據(jù)線互連形成整個(gè)模塊的低位地址線、控制線和數(shù)據(jù)線

，CPU的高位地址線（擴(kuò)展的字線）被用來譯碼以形成對(duì)各個(gè)芯片的選擇線——片選線。

2023/2/736/54第三十六頁，共五十八頁，2022年，8月28日存儲(chǔ)芯片的字、位同時(shí)擴(kuò)展用16K×4bit的芯片擴(kuò)展實(shí)現(xiàn)64KB存儲(chǔ)器16K*416K*4A0~A13R/WD0~D3D4~D72－4譯碼器A15A14CS64K*8A0~A15D0~D7R/WCS等效為16K*416K*416K*416K*416K*416K*4

首先對(duì)芯片分組進(jìn)行位擴(kuò)展，以實(shí)現(xiàn)按字節(jié)編址；

其次設(shè)計(jì)個(gè)芯片組的片選進(jìn)行字?jǐn)U展，以滿足容量要求；2023/2/737/54第三十七頁，共五十八頁，2022年，8月28日并行

存儲(chǔ)器第三十八頁，共五十八頁，2022年，8月28日4體交叉存儲(chǔ)器2023/2/739/54第三十九頁，共五十八頁，2022年，8月28日在下圖所示的低位多體交叉存儲(chǔ)器中，若處理器要訪問的字地址為以下十進(jìn)制數(shù)值，試問該存儲(chǔ)器比單體存儲(chǔ)器的平均訪問速率提高多少(忽略初啟時(shí)的延時(shí))？(a)1，2，3，4，…，100(b)2，4，6，8，…，200(c)3，6，9，12，…，3002023/2/740/54（a）4個(gè)存儲(chǔ)體訪問可以交叉進(jìn)行，訪問速率可達(dá)到單體存儲(chǔ)器的4倍。（b）2個(gè)存儲(chǔ)體訪問可以交叉進(jìn)行，訪問速率可達(dá)到單體存儲(chǔ)器的2倍。（c）4個(gè)存儲(chǔ)體訪問可以交叉進(jìn)行，訪問速率可達(dá)到單體存儲(chǔ)器的4倍。第四十頁，共五十八頁，2022年，8月28日雙端口存儲(chǔ)器第四十一頁，共五十八頁，2022年，8月28日相聯(lián)（聯(lián)想）存儲(chǔ)器第四十二頁，共五十八頁，2022年，8月28日地址譯碼技術(shù):兩級(jí)物理地址譯碼方案讀/寫控制信號(hào)、數(shù)據(jù)寬度指示信號(hào)、傳送方式指示信號(hào)，等2023/2/743/54第四十三頁，共五十八頁，2022年，8月28日假設(shè)某系統(tǒng)地址總線寬度為20bit，現(xiàn)需要將0C0000H~0CFFFFH地址范圍劃分為8個(gè)同樣大小的地址空間，提供給總線上的8個(gè)模塊，試設(shè)計(jì)相應(yīng)的譯碼電路。模塊A19~A16A15A14A13A12~A0地址空間(范圍)①11000001111111111111~00000000000000C1FFFH~0C0000H②11000011111111111111~00000000000000C3FFFH~0C2000H③11000101111111111111~00000000000000C5FFFH~0C4000H④11000111111111111111~00000000000000C7FFFH~0C6000H⑤11001001111111111111~00000000000000C9FFFH~0C8000H⑥11001011111111111111~00000000000000CBFFFH~0CA000H⑦11001101111111111111~00000000000000CDFFFH~0CC000H⑧11001111111111111111~00000000000000CFFFFH~0CE000H第四十四頁，共五十八頁，2022年，8月28日全譯碼電路的實(shí)現(xiàn)第四十五頁，共五十八頁，2022年，8月28日部分譯碼方式

最高段地址不參與譯碼，將會(huì)因此存在地址重疊，且模塊地址不連續(xù)。46/422023/2/746/54第四十六頁，共五十八頁，2022年，8月28日線譯碼方式需較多選擇線，且同樣存在地址重疊，且模塊地址不連續(xù)。A19~A13A12~A0地址空間(范圍)①XXXXXX01111111111111~0000000000000？②XXXXX1X1111111111111~0000000000000？③XXXX0XX1111111111111~0000000000000？……⑦1XXXXXX1111111111111~0000000000000？思考：試寫出各芯片占用的地址空間。2023/2/747/54第四十七頁，共五十八頁，2022年，8月28日74LS1383-8譯碼器218HAY0BY1CY2G1Y3Y4G2AY5Y6G2BY700010&A3A4A5+5VA6A7A8A9AENIORIOW&端口譯碼電路練習(xí):分析圖中74LS138各輸出端的譯碼地址范圍。2023/2/748/54第四十八頁，共五十八頁，2022年，8月28日三種譯碼方式的比較全譯碼

系統(tǒng)所有地址線全部都應(yīng)該參與譯碼：低段地址線應(yīng)直接接在模塊上，尋址模塊內(nèi)單元；中段地址線譯碼后產(chǎn)生片選信號(hào)區(qū)分不同模塊；高段地址線可用作片選信號(hào)有效的使能控制；部分譯碼

高段地址信號(hào)不參與譯碼，會(huì)造成地址空間的重疊及不連續(xù)。線譯碼

電路結(jié)構(gòu)簡單，但系統(tǒng)必須保證參與片選的地址線不能同時(shí)為有效電平；同部分譯碼法一樣，因?yàn)橛械刂沸盘?hào)不參與譯碼，也存在地址重疊及不連續(xù)的問題；2023/2/749/54第四十九頁，共五十八頁，2022年，8月28日設(shè)計(jì)一個(gè)地址譯碼電路，要求每個(gè)模塊內(nèi)占用地址數(shù)為4，模塊地址在1000H~13DFH范圍內(nèi)可選A15~A10A9~A2A1~A0模塊地址空間0001000000000011~001000H~1003H000000011004H~1007H…………1110111113DCH~13DFH50/42yyyy-M-2023/2/750/54第五十頁，共五十八頁，2022年，8月28日51可變地址譯碼A15~A10A9~A2A1A0模塊地址空間0001000000000011~001000H~1003H00000