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VHDL的數(shù)據(jù)類型和操VHDL標(biāo)識標(biāo)識符只能由字母(a~z或A~Z)、數(shù)字0~9)和下劃線(_)組成標(biāo)識符中的字母不分大小標(biāo)識符最長為32個字符擴(kuò)展標(biāo)以數(shù)字開頭,也可以有空格等其它特(10)如:\74HC244\,\AandB\等都VHDL數(shù)據(jù)對常量信號變量文件 常量定義的語法
Width,Height:INTEGER:=8;Delay:TIME:=10ns;注只能在常 中修改常量 二、變變量只局限于進(jìn)程(process)變量定義的語法變量名(列表):數(shù)據(jù)類型約束條VARIABLEx,y:VARIABLEcount:INTEGERRANGE0TO10:注變量的初值可以不設(shè)變量賦值與初始化都用“:=”符號變量不能直接對應(yīng)于硬件連仿真時,變量用于次的建模;系統(tǒng)綜合時,變量用于計算、數(shù)據(jù)暫存和數(shù)在進(jìn)程中的變量只能在進(jìn)程內(nèi)使三、信定義設(shè)計中各元件間的,可以賦值給外部信信號定義的語法SIGNALSIGNAL號名(列表):數(shù)據(jù)類束條SIGNALcount:STD_LOGIC_VECTOR(3DOWNTO注信號賦初值用“:=”符號,表示不產(chǎn)生延信號間的值傳遞是通過“<=”符號進(jìn)行的信號間的代入賦值不是即時的,要到下一個賦初值可以保證在仿真時信號有設(shè)定的初值,而在硬件電路實現(xiàn)時,信號賦初值是無libraryuseieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitylogicisIP:INStd_logic;CP:INStd_logic;OP:OUTendarchitectureaoflogicisSIGNALD:Process(CP,IP)IfCP’EVENTandCP=‘1’D<=OP<=DEndif;EndEndarchitectureaoflogicisProcess(CP,variableD:Std-logic;IfCP’EVENTandCP=‘1’D:=IP;OP<=D;Endif;EndEnd 信號賦 變量賦四、文文件用于傳輸大量的數(shù)據(jù),VHDL對所賦的值的類型有很強(qiáng)的約束VHDL語言標(biāo)準(zhǔn)定義了10種數(shù)據(jù)類型允許用戶自定義數(shù)據(jù)類一、整數(shù)類型與數(shù)學(xué)中定義的整數(shù)相范圍:-231--231-只能用于算術(shù)運算,不能用于邏輯運可用RANGE…TO來限定數(shù)值VARIABLEAddr:INTEGERRANGE0TO二、自然數(shù)類型和正(NATURAL和整數(shù)類型的子類正整數(shù)范圍:1--231-自然數(shù)范圍:0--231-三、實數(shù)類型實數(shù)范圍:-1.0E38~必須表示成帶小數(shù)點或科學(xué)計數(shù)的方四、位類型位包含兩種值:0、例如bit1<=五、位矢量類型多個位類型元素組成的一個(或數(shù)組 Bit2<=標(biāo)準(zhǔn)邏輯類型標(biāo)準(zhǔn)邏輯對數(shù)字邏輯電路的邏輯特性描BIT型更完整注意序列的編號順標(biāo)準(zhǔn)邏輯的定義是TypeTypeSTD_LOGICis(‘U’,--‘X’,--ForcingUnknown;‘0’,--Forcing0;‘1’,--Forcing‘Z’,--HighImpedance;‘W’,--Weak‘L’,--Weak‘H’,--Weak‘-’,--Don’t六 類型量包含兩種沒有數(shù)值的含義,不能進(jìn)行算術(shù)運能進(jìn)行關(guān)系運七、字符類型用單引號括起來的枚字符包括A~Z)、a~z、0~9、空八、字符串類型 組,如“integerrange”;字符串常用于程序的提示和九、時間類型范圍與整數(shù)類型相同包括整數(shù)和單位兩部表示系統(tǒng)的工作狀態(tài)分為:NOTE、WARNINGERROE、FAILURE四級VHDL邏輯運算術(shù)運算關(guān)系運算連接運一、注分,不參與編二、邏輯運邏輯運算符有:NOT(取反)、(與)、OR(或)、NAND(與非)NOR(或非)和XOR(異或三、算術(shù)運主要的算術(shù)運算+(取正/加)、-(取負(fù)/減)、 四、關(guān)系運關(guān)
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