東北大學(xué)電子技術(shù)基礎(chǔ)-第7章可編程邏輯器

第七章可編程邏輯器件7.1概述7.2可編程邏輯器件基礎(chǔ)PLD邏輯表示法邏輯陣列的PLD表示法應(yīng)用舉例7.3通用陣列邏輯GAL東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第1頁!7.1概述PLD出現(xiàn)的背景電路集成度不斷提高SSIMSILSIVLSI計(jì)算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用設(shè)計(jì)方法的發(fā)展自下而上自上而下用戶需要設(shè)計(jì)自己需要的專用電路專用集成電路（ASIC－ApplicationSpecificIntegratedCircuits）開發(fā)周期長(zhǎng)，投入大，風(fēng)險(xiǎn)大可編程器件PLD：開發(fā)周期短，投入小，風(fēng)險(xiǎn)小東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第2頁!7.1概述PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片極大減小電路的面積，降低功耗，提高可靠性具有完善先進(jìn)的開發(fā)工具提供語言、圖形等設(shè)計(jì)方法，十分靈活通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級(jí)靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開發(fā)時(shí)間,保密性好東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第3頁!7.1概述大的PLD生產(chǎn)廠家.altera.最大的PLD供應(yīng)商之一.xilinx.FPGA的發(fā)明者，最大的PLD供應(yīng)商之一.lattice.ISP技術(shù)的發(fā)明者.actel.提供軍品及宇航級(jí)產(chǎn)品東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第4頁!PLD器件的分類－－按集成度可編程邏輯器件(ProgrammableLogicDevice)為通用器件，分為低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路高密度，已經(jīng)有超過400萬門的器件EPLD,CPLD,FPGA可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（SystemOnaChip）東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第5頁!按制造技術(shù)和編程方式進(jìn)行分類熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設(shè)計(jì)初期階段不靈活SRAM－－大多數(shù)公司的FPGA器件可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM用于保存程序EEPROM－－大多數(shù)CPLD器件可反復(fù)編程不用每次上電重新下載，但相對(duì)速度慢，功耗較大東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第6頁!可編程ASIC的一般開發(fā)步驟設(shè)計(jì)輸入(entry)功能模擬(functionsimulation)邏輯分割(partitioning)布局和布線(placeandrouting)時(shí)間模擬(timingsimulation)寫入下載數(shù)據(jù)(download)東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第7頁!TOP—DOWN設(shè)計(jì)思想自頂向下（TOP—DOWN）設(shè)計(jì)首先是從系統(tǒng)級(jí)開始入手。把系統(tǒng)分成若干基本單元模塊，然后再把作為基本單元的這些模塊分成下一層的子模塊。圖7-2top-down設(shè)計(jì)圖東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第8頁!BOTTOM—UP設(shè)計(jì)思想BOTTOM—UP層次結(jié)構(gòu)化設(shè)計(jì)是TOP—DOWN設(shè)計(jì)的逆過程。它雖然也是從系統(tǒng)級(jí)開始的，即從圖7-2中設(shè)計(jì)樹的樹根開始，但在層次模塊劃分時(shí)，首先考慮的是實(shí)現(xiàn)模塊的基本物理單元是否存在，劃分過程必須是從存在的基本單元出發(fā)。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第9頁!BOTTOM—UP設(shè)計(jì)思想用可編程ASIC實(shí)現(xiàn)一個(gè)好的電子系統(tǒng)設(shè)計(jì)通常采用TOP—DOWN和BOTTOM—UP兩種方法的結(jié)合，充分考慮設(shè)計(jì)過程中多個(gè)指標(biāo)的平衡。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第10頁!設(shè)計(jì)庫(kù)及庫(kù)元件設(shè)計(jì)庫(kù)中比較高級(jí)的模塊一般由兩個(gè)模型構(gòu)成：模塊的圖形符號(hào)模塊的功能模型圖形符號(hào)在建立原理圖時(shí)使用，功能模型在邏輯模擬仿真時(shí)使用。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第11頁!畫層次原理圖畫層次原理圖類似于用邏輯門符號(hào)畫一個(gè)邏輯圖，先將選用的模塊符號(hào)和連結(jié)器符號(hào)放在畫頁上，然后用連線將它們連結(jié)起來，最后將選用的符號(hào)名放在相應(yīng)的模塊及其結(jié)點(diǎn)上。選用符號(hào)名要注意遵循以下規(guī)則：一般把在一個(gè)層次原理圖中所使用的模塊的每一個(gè)拷貝叫做這個(gè)模塊的例化。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第12頁!畫層次原理圖Adder的模塊由4個(gè)一位全加器子模塊FA1實(shí)現(xiàn)，這四個(gè)子模塊分別起名為add0、add1、add2、add3。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第13頁!畫層次原理圖為了調(diào)試或模擬仿真，常常要研究模塊中的一個(gè)指定信號(hào)。例如，假設(shè)要研究圖7-3中１位全加器FA1的工作情況，需要觀察完整系統(tǒng)模擬時(shí)的信號(hào)x1的值。因?yàn)橛校磦€(gè)FA1的例化，例化名稱要被合并成如下的信號(hào)名，頂層模塊名／次層模塊名：信號(hào)名。因此，要監(jiān)視全加器add2這個(gè)例化中信號(hào)線x1的時(shí)候，這個(gè)信號(hào)名應(yīng)該寫成Adder／add2：x1通過上述的書寫規(guī)則，就可指定頂層模塊中adder中的模塊add2的信號(hào)x1，這個(gè)起名規(guī)則可以擴(kuò)展到任何一個(gè)層次。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第14頁!層次聯(lián)接器符號(hào)和總線當(dāng)模塊有多重輸入和輸出信號(hào)時(shí)，層次的相互連接器畫成如圖7-5所示的總線形式。A(3:0)={A(3)A(2)A(1)A(0)}B(3:0)={B(3)B(2)B(1)B(0)}S(3:0)={S(3)S(2)S(1)S(0)}東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第15頁!層次化設(shè)計(jì)的模擬采用層次設(shè)計(jì)實(shí)現(xiàn)的系統(tǒng)必須進(jìn)行設(shè)計(jì)模擬和驗(yàn)證。一個(gè)層次設(shè)計(jì)中最底層的元件或模塊必須首先進(jìn)行模擬仿真，當(dāng)其工作正確之后，再進(jìn)行高一抽象級(jí)別模塊的模擬仿真。最后還要對(duì)最上層系統(tǒng)進(jìn)行模擬仿真，最終完成系統(tǒng)設(shè)計(jì)。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第16頁!層次化設(shè)計(jì)的模擬圖６給出的是用總線表示的波形。01111011101100000000S(3:0)01100110011001100000A(3:0)00010001010101010000B(3:0)1210750Time表格形式的模擬值波形表示的模擬值東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第17頁!⒈PLD的邏輯表示⑴PLD中陣列及其陣列交叉點(diǎn)的邏輯表示①PLD中陣列交叉點(diǎn)的邏輯表示②PLD中與陣列和或陣列的邏輯表示東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第18頁!①PLD中陣列交叉點(diǎn)的邏輯表示PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖7-7所示的幾種邏輯表示。(b)表示可編程連接。無論×或表示該符號(hào)所在行線和列線交叉處是可編程點(diǎn)，具有一個(gè)可編程單元。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第19頁!①PLD中陣列交叉點(diǎn)的邏輯表示PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖7-7所示的幾種邏輯表示。PLD器件被用戶編程后，可編程點(diǎn)上的熔絲有的燒斷，有的接通。編程后可在編程點(diǎn)上仍打有×，這時(shí)的×表示可編程點(diǎn)被編程后熔絲接通。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第20頁!②PLD中與陣列和或陣列的邏輯表示與陣列如圖(a)所示。在二極管與門的各支路與輸出之間接入熔絲。熔絲保留的各支路的輸入為有效輸入，輸出F是熔絲保留各支路輸入的與邏輯函數(shù)。圖(b)是PLD表示。圖(a)和圖(b)是熔絲全部保留的與陣列表示情況。F(A，B，C)=0。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第21頁!②PLD中與陣列和或陣列的邏輯表示可編程或陣列，其構(gòu)成原理與可編程的與陣列相同。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第22頁!⒈PLD的邏輯表示⑵PLD中基本邏輯單元的PLD表示①輸入緩沖器和反饋緩沖器②輸出極性可編程的異或門③地址選擇可編程的數(shù)據(jù)選擇器④可編程數(shù)據(jù)分配器的邏輯表示⑤激勵(lì)方式可編程的時(shí)序記憶單元的PLD表示⑥PLD中與陣列的缺省表示⑦雙向輸入/輸出和反饋輸入的邏輯表示東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第23頁!①輸入緩沖器和反饋緩沖器與曾經(jīng)學(xué)過的輸出三態(tài)緩沖器不同，注意二者之間的區(qū)別。輸入緩沖器和反饋緩沖器輸出只有0、1兩個(gè)邏輯狀態(tài)。而輸出三態(tài)緩沖器除了有0、1兩個(gè)邏輯狀態(tài)外，還有一個(gè)稱為高阻(Z)的狀態(tài)。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第24頁!②輸出極性可編程的異或門圖(b)是編程后熔絲保留，輸出極性編程為高有效。圖(c)是編程熔絲燒斷，輸出極性編程為低有效。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第25頁!④可編程數(shù)據(jù)分配器的邏輯表示可編程邏輯分配器如圖7-13所示。圖7-13可編程邏輯分配器圖中的核心部分是可編程邏輯分配器可編程熔絲S1S0的不同編程值，使乘積項(xiàng)簇分別被分配到n+1號(hào)、n號(hào)、n-1號(hào)、n-2號(hào)宏單元。FUSE1正常時(shí)(默認(rèn)狀態(tài))不熔斷，乘積項(xiàng)簇的信號(hào)傳不到n號(hào)宏單元。若編程后FUSE1熔斷，乘積項(xiàng)簇信號(hào)可以傳到n號(hào)宏單元。如果FUSE2熔斷，異或門反極性傳輸，否則異或門原極性傳輸，n號(hào)宏單元接收信號(hào)與乘積項(xiàng)簇信號(hào)同相。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第26頁!⑤激勵(lì)方式可編程的時(shí)序記憶單元的PLD表示圖7-14是激勵(lì)方式可編程的時(shí)序記憶單元的PLD表示。通過編程，使R/L端為0，Q端的輸出狀態(tài)只與激勵(lì)信號(hào)有關(guān)并受D決定，圖所示電路為D鎖存器。通過編程，若使R/L端為1，電路只有在時(shí)鐘脈沖信號(hào)CLK的驅(qū)動(dòng)下，Q端的狀態(tài)變化受D端的激勵(lì)信號(hào)決定，該電路具有D觸發(fā)器功能。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第27頁!⑥PLD中與陣列的缺省表示同理：Z2為Z1的缺省表示。這時(shí)的陣列交叉點(diǎn)上均未畫×，而在與門符號(hào)內(nèi)卻畫有×，。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第28頁!⑦雙向輸入/輸出和反饋輸入的邏輯表示雙向輸入/輸出和反饋輸入結(jié)構(gòu)是PLD結(jié)構(gòu)的特點(diǎn)之一，乘積項(xiàng)Pn+1為三態(tài)輸出緩沖器的使能端控制信號(hào)。1SmSmFeedback=Sm東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第29頁!⒉邏輯陣列的PLD表示法應(yīng)用舉例二位串行進(jìn)位加法器的原理框圖如圖7-18(a)所示。輸入輸入輸入輸入輸出其陣列表示如圖7-18(b)所示。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第30頁!7.3通用陣列邏輯GAL⒈GAL(GenericArrayLogic)的結(jié)構(gòu)及其工作原理GAL的基本陣列結(jié)構(gòu)GAL的工作模式和邏輯組態(tài)GAL16V8的編程GAL22V10介紹⒉VHDL語言介紹⒊GAL應(yīng)用舉例東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第31頁!⑴GAL的基本陣列結(jié)構(gòu)圖7-19給出GAL的基本結(jié)構(gòu)框圖。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第32頁!GAL16V8的結(jié)構(gòu)控制字GAL和PAL不同之處是GAL的輸出電路增加了輸出邏輯宏單元OLMC(OutputLogicMacroCell)。GAL的輸出電路可編程。GAL的結(jié)構(gòu)控制字有5種，82位：SYN：同步控制字1位，對(duì)8個(gè)宏單元是公共的；AC0：結(jié)構(gòu)控制字1位，對(duì)8個(gè)宏單元是公共的；AC1(n)：結(jié)構(gòu)控制字8位，每個(gè)宏單元一個(gè)；XOR(n)：極性控制字8位，每個(gè)宏單元一個(gè)；PTD：乘積項(xiàng)禁止控制字64位，每個(gè)與門一個(gè)。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第33頁!AC0和AC1(n)對(duì)TSMUX的全部控制作用見表7-1。導(dǎo)通高阻OE=1,導(dǎo)通OE=0,高阻用戶編程決定輸出三態(tài)緩沖器狀態(tài)VCC地電平OE第一與項(xiàng)00011011TSMUX輸入信號(hào)AC0AC1(n)表7-1AC0AC1(n)對(duì)TSMUX控制表東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第34頁!⑵GAL的工作模式和邏輯組態(tài)GAL16V8、GAL20V8系列器件的OLMC有寄存器模式、復(fù)雜模式、簡(jiǎn)單模式三種工作模式。用戶通過輸出引腳定義方程確定OLMC的工作模式。輸出引腳定義方程有A型、B型、C型三種。它們與工作模式的關(guān)系如表7-3所示。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第35頁!輸出邏輯宏單元三種模式又分為七種邏輯組態(tài)，其隸屬關(guān)系如表7-4所示。⑵GAL的工作模式和邏輯組態(tài)表7-4三種模式和七種組態(tài)的關(guān)系工作模式邏輯組態(tài)寄存器模式復(fù)雜模式簡(jiǎn)單模式⑴寄存器輸出組態(tài)⑵組合輸出組態(tài)⑶有反饋組合輸出⑷無反饋組合輸出⑸無反饋組合輸出組態(tài)⑹本級(jí)輸出鄰級(jí)輸入組態(tài)⑺相鄰輸入組態(tài)東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第36頁!(b)寄存器模式組合輸出組態(tài)：在一個(gè)帶寄存器GAL中的組合輸出110功能AC1(n)AC0SYN低有效高有效01輸出極性XOR1和11號(hào)總是分別作為時(shí)鐘CK端和使能端OE。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第37頁!12，19號(hào)宏單元可構(gòu)成這種組態(tài)(d)復(fù)雜模式無反饋組合輸出組態(tài)：低有效高有效01輸出極性XOR所有輸出為組合邏輯101功能AC1(n)失效AC0=SYNSYNAC1(m)=SYN1東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第38頁!15和16號(hào)宏單元也能構(gòu)成這種組態(tài)(f)簡(jiǎn)單模式本級(jí)組合輸出鄰級(jí)輸入組態(tài)：所有輸出為組合邏輯001功能AC1(n)AC0SYN低有效高有效01輸出極性XOR東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第39頁!⑶ispGAL22V10In-SystemProgrammableE2CMOSPLD

GenericArrayLogic東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第40頁!⑶ispGAL22V10單個(gè)乘積項(xiàng)可用來產(chǎn)生一個(gè)全局性的異步復(fù)位信號(hào)，使所有內(nèi)部觸發(fā)器都復(fù)位為0。單個(gè)乘積項(xiàng)可用來產(chǎn)生一個(gè)全局性的同步預(yù)置信號(hào)，使所有內(nèi)部觸發(fā)器在時(shí)鐘的上升沿到來時(shí)置位為1?？梢酝ㄟ^編程改變輸出極性。在寄存器配置下，極性的改變發(fā)生在D觸發(fā)器的輸出端，而不是在輸入端。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第41頁!③器件編程在專用的軟件系統(tǒng)環(huán)境下，啟動(dòng)編程器，使計(jì)算機(jī)和編程器進(jìn)行通信。將JEDEC數(shù)據(jù)文件下載到編程器上。選擇目標(biāo)器件的制造廠家、型號(hào)進(jìn)行器件匹配。將GAL器件插入插座并鎖緊。這一步必須注意芯片引腳序號(hào)與插座引腳號(hào)要對(duì)應(yīng)。否則器件可能被毀壞。下載編程。即將下載到編程器上的JEDEC數(shù)據(jù)文件寫入到GAL芯片中。⑶GAL的開發(fā)流程(開發(fā)步驟)東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第42頁!用GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì)東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第43頁!用GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì)attributeLOC:string;attributeLOCofa:signalis"p19";attributeLOCofb:signalis"p1";attributeLOCofc:signalis"p2";attributeLOCofd:signalis"p3";attributeLOCofe:signalis"p4";attributeLOCofm:signalis"p5";attributeLOCofn:signalis"p6";attributeLOCofp:signalis"p7";attributeLOCofq:signalis"p8";attributeLOCofh:signalis"p9";attributeLOCofu:signalis"p18";attributeLOCofv:signalis"p17";attributeLOCofw:signalis"p16";attributeLOCofx0:signalis"p15";attributeLOCofy0:signalis"p14";attributeLOCofz0:signalis"p13";end;東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第44頁!用GAL實(shí)現(xiàn)組合-時(shí)序混合邏輯電路東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第45頁!東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第46頁!用GAL實(shí)現(xiàn)組合-時(shí)序混合邏輯電路libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;uesieee.std_logic_unsigned.all;entitytest2isport(clk,a,s,b,d,i,e,oe:instd_logic;x1,qd,qa,qb,y:outstd_logic);東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第47頁!用GAL實(shí)現(xiàn)組合-時(shí)序混合邏輯電路architectureexam2_architectureoftest2issignalq:std_logic_vector(1downto0);signalqt:std_logic;beginx1<=(aands)or(notsandb);東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第48頁!用GAL實(shí)現(xiàn)組合-時(shí)序混合邏輯電路process(oe)beginifoe='0'thenqa<=q(0);qb<=q(1);qd<=qt;elseqa<='Z';qb<='Z';qd<='Z';endif;endprocess;東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第49頁!7.1概述PLD的發(fā)展趨勢(shì)向高集成度、高速度方向進(jìn)一步發(fā)展最高集成度已達(dá)到400萬門向低電壓和低功耗方向發(fā)展5V3.3V2.5V1.8V更低內(nèi)嵌多種功能模塊RAM，ROM，F(xiàn)IFO，DSP，CPU向數(shù)、?；旌峡删幊谭较虬l(fā)展東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第50頁!7.1概述可編程專用集成電路ASIC(ApplicationSpecificIntegratedCircuit)是面向用戶特定用途或特定功能的大規(guī)模、超大規(guī)模集成電路。分類：按功能分為數(shù)字的、模擬的、數(shù)字和模擬混和三種。按制造方式分為全定制、半定制ASIC、可編程三種。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第51頁!PLD器件的分類－－按結(jié)構(gòu)特點(diǎn)基于與或陣列結(jié)構(gòu)的器件－－陣列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于門陣列結(jié)構(gòu)的器件－－單元型現(xiàn)場(chǎng)可編程邏輯門陣列FPGA：是集成度和結(jié)構(gòu)復(fù)雜度最高的可編程ASIC。運(yùn)算器、乘法器、數(shù)字濾波器、二維卷積器等具有復(fù)雜算法的邏輯單元和信號(hào)處理單元的邏輯設(shè)計(jì)可選用FPGA實(shí)現(xiàn)。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第52頁!可編程ASIC的編程方式可編程ASIC的編程方式有兩種：采用專用編程器進(jìn)行編程在系統(tǒng)編程甩掉了專用編程器，而且也不用將芯片從電路系統(tǒng)取下，只利用計(jì)算機(jī)和一組下載電纜就可以在系統(tǒng)編程。Lattice和Xilinx等幾家大公司現(xiàn)在都有在系統(tǒng)可編程ASIC產(chǎn)品。在系統(tǒng)編程方式方便了用戶。

東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第53頁!ASIC開發(fā)步驟流程圖東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第54頁!TOP—DOWN設(shè)計(jì)思想采用TOP—DOWN層次結(jié)構(gòu)化設(shè)計(jì)方法，設(shè)計(jì)者可在一個(gè)硬件系統(tǒng)的不同層次的模塊下進(jìn)行設(shè)計(jì)?？傮w設(shè)計(jì)師可以在上層模塊級(jí)別上對(duì)其下層模塊設(shè)計(jì)者所做的設(shè)計(jì)進(jìn)行行為級(jí)模擬驗(yàn)證。在TOP—DOWN的設(shè)計(jì)過程中，劃分每一個(gè)層次模塊時(shí)要對(duì)目標(biāo)模塊做優(yōu)化，在實(shí)現(xiàn)模塊時(shí)要進(jìn)行模擬仿真。雖然TOP—DOWN的設(shè)計(jì)過程是理想的，但它的缺點(diǎn)是得到的最小可實(shí)現(xiàn)的物理單元不標(biāo)準(zhǔn)，成本可能較高。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第55頁!BOTTOM—UP設(shè)計(jì)思想設(shè)計(jì)樹最末枝上的單元要么是已經(jīng)制造出的單元，要么是已經(jīng)開發(fā)成功的單元，或者是可以買得到的單元。自底向上(BOTTOM—UP)的設(shè)計(jì)過程采用的全是標(biāo)準(zhǔn)單元，通常比較經(jīng)濟(jì)。但完全采用自底向上的設(shè)計(jì)有時(shí)不能完全達(dá)到指定的設(shè)計(jì)目標(biāo)要求。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第56頁!設(shè)計(jì)庫(kù)及庫(kù)元件在層次設(shè)計(jì)中所用的模塊有兩種：預(yù)先設(shè)計(jì)好的標(biāo)準(zhǔn)模塊由用戶設(shè)計(jì)的具有特定應(yīng)用功能的模塊前者一般要存放在EDA開發(fā)系統(tǒng)中各種類型的文件庫(kù)之中，后者必須經(jīng)過模型仿真和調(diào)試證明無誤后，建立一個(gè)圖形符號(hào)存放在用戶的設(shè)計(jì)庫(kù)中準(zhǔn)備在更上層的設(shè)計(jì)中使用。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第57頁!設(shè)計(jì)庫(kù)及庫(kù)元件模塊的功能模型可以是邏輯圖形式，也可以是VHDL描述的，還可以是真值表或邏輯方程式描述的。一個(gè)已知的圖形符號(hào)可以用來代表一個(gè)或幾個(gè)功能模型，這些模型的功能相同，參數(shù)可以不同。例如2輸入與非門7400、74LS00，74S00，功能相同，但是傳輸延時(shí)，功耗不相同。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第58頁!畫層次原理圖為了模擬仿真和建立設(shè)計(jì)文件，每個(gè)例化都要起一個(gè)名字。４位全加器模塊FA4起名為Adder。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第59頁!畫層次原理圖構(gòu)成一位全加器的各個(gè)邏輯門及其信號(hào)線也要起一個(gè)名，它們的名字分別是Ｘ1、Ｘ2、A1、A2、A3、R1。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第60頁!層次聯(lián)接器符號(hào)和總線為了建立層次原理圖，一個(gè)抽象級(jí)別的模塊輸入和輸出引腳的名稱要與次層模塊原理圖相應(yīng)信號(hào)的名稱保持唯一性或者一致性，如圖7-４所示。輸入連接器輸出連接器東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第61頁!層次聯(lián)接器符號(hào)和總線為了進(jìn)一步簡(jiǎn)化模塊原理圖畫法，有時(shí)常常在模塊上定義多重引腳，如圖7-5(b)所示。每個(gè)多重引腳代表一組相關(guān)信號(hào)的集合，允許把總線直接聯(lián)接到模塊的引腳上，但是必須清楚每條總線代表的是4個(gè)信號(hào)的聯(lián)接。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第62頁!層次化設(shè)計(jì)的模擬在模擬仿真時(shí)，首先要將模塊用相應(yīng)的電路來代替，稱為展平，展平工作一直做到最底層模塊都用基本的邏輯門實(shí)現(xiàn)為止。在展平過程中所有元件及所有的信號(hào)線都必須有指定過的名稱。模擬仿真結(jié)果可以是給出正確的波形，也可以是給出一些時(shí)延參數(shù)。圖６給出的是用總線表示的波形。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第63頁!7.2可編程邏輯器件基礎(chǔ)⒈PLD的邏輯表示⑴PLD中陣列及其陣列交叉點(diǎn)的邏輯表示⑵PLD中基本邏輯單元的PLD表示⒉邏輯陣列的PLD表示法應(yīng)用舉例東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第64頁!①PLD中陣列交叉點(diǎn)的邏輯表示PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖7-7所示的幾種邏輯表示。(a)表示實(shí)體連結(jié)，就是行線和列線在這個(gè)交叉點(diǎn)處實(shí)在連接，這個(gè)交叉點(diǎn)是不可編程點(diǎn)，在交叉點(diǎn)處打上實(shí)心點(diǎn)。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第65頁!①PLD中陣列交叉點(diǎn)的邏輯表示PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖7-7所示的幾種邏輯表示。在采用熔絲工藝的PLD器件中，器件出廠后用戶編程之前，所有可編程點(diǎn)處的熔絲都處于接通狀態(tài)，習(xí)慣上都用×表示熔絲接通，因此可編程點(diǎn)上處處都打×或。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第66頁!①PLD中陣列交叉點(diǎn)的邏輯表示PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖7-7所示的幾種邏輯表示。熔絲燒斷的可編程點(diǎn)上的×消失，行線和列線不相接，這種情況用圖(c)表示。

東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第67頁!②PLD中與陣列和或陣列的邏輯表示圖(c)是燒斷3個(gè)熔絲的情況，圖(d)是圖(c)的PLD表示。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第68頁!②PLD中與陣列和或陣列的邏輯表示圖(c)是燒斷1個(gè)熔絲的情況，圖(d)是圖(c)的PLD表示。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第69頁!①輸入緩沖器和反饋緩沖器在PLD中有二種特殊的緩沖器，它們是輸入緩沖器和反饋緩沖器，這二種緩沖器有相同的電路構(gòu)成，圖7-10給出它們的PLD表示，它們是單輸入、雙輸出的緩沖器單元，一個(gè)是高有效輸出端，即同極性輸出端。另一個(gè)是低有效輸出端，即反極性輸出端。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第70頁!②輸出極性可編程的異或門在PLD中為了實(shí)現(xiàn)輸出極性可編程，常采用圖(a)所示的異或門結(jié)構(gòu)。當(dāng)熔絲燒斷，異或門輸出極性為低有效，即否則異或門輸出高有效Q0=P⊕0=P。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第71頁!③地址選擇可編程的數(shù)據(jù)選擇器地址選擇可編程的數(shù)據(jù)選擇器如圖7-12所示。地址選擇端編程后，若列線與行線相接且接地，其輸入為邏輯0。否則，列線與行線斷開其輸入為邏輯1。二選一數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器根據(jù)編程情況，地址選擇端的輸入有00，01，10，11四種情況。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第72頁!⑤激勵(lì)方式可編程的時(shí)序記憶單元的PLD表示時(shí)序記憶單元有二種，即鎖存器和觸發(fā)器。輸出的狀態(tài)只受輸入激勵(lì)信號(hào)控制的時(shí)序記憶單元是鎖存器。只有在時(shí)鐘信號(hào)控制下才能得到受輸入激勵(lì)信號(hào)決定的相應(yīng)輸出狀態(tài)的時(shí)序記憶單元是觸發(fā)器。二種時(shí)序記憶單元的根本區(qū)別是輸出狀態(tài)的變化是否取決于時(shí)鐘信號(hào)的控制。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第73頁!⑥PLD中與陣列的缺省表示在PLD器件與陣列中?？吹綀D7-15中給出的幾種表示。輸出為Z1的與門4個(gè)輸入變量全部被編程后輸入，4個(gè)交叉點(diǎn)均畫×。因此，東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第74頁!⑥PLD中與陣列的缺省表示輸出為Z3的與門輸入陣列交叉點(diǎn)上無×，與門符號(hào)內(nèi)也無×，這是浮動(dòng)狀態(tài)的邏輯表示。浮動(dòng)輸入狀態(tài)代表與陣列編程后熔絲全部熔斷，4個(gè)輸入全都不同與門相接，相當(dāng)與門輸入懸空，與門輸出為高電平，即輸出邏輯“1”東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第75頁!⑦雙向輸入/輸出和反饋輸入的邏輯表示由于各陣列交叉點(diǎn)全打有×，所以n+1號(hào)與門輸出為邏輯“0”，三態(tài)輸出緩沖器禁止，其輸出為高阻。0高阻×加到與陣列上東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第76頁!⒉邏輯陣列的PLD表示法應(yīng)用舉例×東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第77頁!7.3通用陣列邏輯GAL⒈GAL的結(jié)構(gòu)及其工作原理⑴GAL的基本陣列結(jié)構(gòu)通用型GAL16V8的電路結(jié)構(gòu)GAL16V8的結(jié)構(gòu)控制字GAL16V8的OLMC⑵GAL的工作模式和邏輯組態(tài)⑶GAL16V8的編程?hào)|北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第78頁!邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入使能控制可編程與陣列固定或陣列2，3，4，5，6，7，8，9是專用輸入引腳1，11，12，13，14，17，18，19各引腳可通過編程組態(tài)設(shè)為輸入引腳12，13，14，17，18，19各引腳可通過編程組態(tài)設(shè)為輸出引腳，15，16專用輸出引腳東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第79頁!GAL16V8的OLMC的內(nèi)部電路構(gòu)成OLMC的內(nèi)部電路構(gòu)成如圖7-21所示。乘積項(xiàng)多路開關(guān)輸出多路開關(guān)三態(tài)多路開關(guān)反饋多路開關(guān)來自1號(hào)引腳導(dǎo)通高阻OE=1,導(dǎo)通OE=0,高阻用戶編程決定輸出三態(tài)緩沖器狀態(tài)VCC地電平OE第一與項(xiàng)00011011TSMUX輸入信號(hào)AC0AC1(n)表7-1AC0AC1(n)對(duì)TSMUX控制表Q端信號(hào)本級(jí)輸出端鄰級(jí)輸出地電平反饋緩沖器輸入端信號(hào)來源寄存器Q端本級(jí)輸出鄰級(jí)輸出地電平10—11—0—10—0FMUX輸入信號(hào)AC0AC1(n)AC1(m)表7-2AC0AC1對(duì)FMUX控制表東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第80頁!FMUX的全部控制功能如表7-2所示。Q端信號(hào)本級(jí)輸出端鄰級(jí)輸出地電平反饋緩沖器輸入端信號(hào)來源寄存器Q端本級(jí)輸出鄰級(jí)輸出地電平10—11—0—10—0FMUX輸入信號(hào)AC0AC1(n)AC1(m)表7-2AC0AC1對(duì)FMUX控制表東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第81頁!表7-3OLMC的工作模式同引腳定義方程的關(guān)系輸出引腳方程類型輸出引腳定義方程式工作模式A型B型C型引腳名:=邏輯方程式引腳名=邏輯方程式引腳名.OE=邏輯方程式引腳名=<邏輯方程式>SYN=0，AC0=1寄存器模式SYN=1，AC0=1復(fù)雜模式SYN=1，AC0=0簡(jiǎn)單模式⑵GAL的工作模式和邏輯組態(tài)東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第82頁!(a)寄存器模式寄存器輸出組態(tài)：寄存器輸出010功能AC1(n)AC0SYN低有效高有效01輸出極性XOR1腳作為寄存器輸出級(jí)的公共時(shí)鐘CK端；11腳作為寄存器輸出級(jí)的公共使能OE端。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第83頁!引腳1和11為輸入，所有輸出為組合邏輯輸出。13~18號(hào)宏單元可構(gòu)成這種組態(tài)(c)復(fù)雜模式有反饋組合輸出組態(tài)：低有效高有效01輸出極性XOR所有輸出為組合邏輯111功能AC1(n)AC0SYN東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第84頁!15，16號(hào)宏單元可構(gòu)成這種組態(tài)(e)簡(jiǎn)單模式無反饋組合輸出組態(tài)：所有輸出為組合邏輯001功能AC1(n)AC0SYN低有效高有效01輸出極性XOR東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第85頁!輸出緩沖器失效除15和16號(hào)宏單元外都可構(gòu)成這種組態(tài)(g)簡(jiǎn)單模式鄰級(jí)輸入組態(tài)：所有輸出為組合邏輯101功能AC1(n)AC0SYN無效無效01輸出極性XOR東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第86頁!⑶ispGAL22V1022V10沒有結(jié)構(gòu)體控制位，能實(shí)現(xiàn)16V8和20V8所能實(shí)現(xiàn)的全部功能；22V10具有更多的乘積項(xiàng)，增加了2個(gè)通用的輸入端，其輸出使能控制比20V8更好。22V10的每個(gè)輸出宏單元可配置成有(或沒有)寄存器。22V10的宏單元和16V8的不同。用單個(gè)乘積項(xiàng)控制輸出緩沖器(寄存器和組合配置)。每個(gè)輸出至少有8個(gè)乘積項(xiàng)是可用的，內(nèi)部引腳有更多的乘積項(xiàng)可用。引腳1輸入的時(shí)鐘信號(hào)作為組合輸入，對(duì)于任何乘積項(xiàng)都是可用的。東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器共96頁，您現(xiàn)在瀏覽的是第87頁!⑶GAL的開發(fā)流程(開發(fā)步驟)①建立用戶源文件用戶源文件就是設(shè)計(jì)者書寫的描述所要實(shí)現(xiàn)邏輯電路功能的軟件程序的集合。其軟件程序必須符合某一可編程邏輯設(shè)計(jì)語言的語法規(guī)范?，F(xiàn)在廣泛使用的有ABEL-HDL，VHDL，Verilog-VHDL等硬件描述語言。②編譯用戶源文件要想使建立起來的用戶源文件變成要下載的數(shù)據(jù)文件(JEDEC)，必須經(jīng)過若干步的語言處理程序。如語法檢查、邏輯化簡(jiǎn)、功能模擬、時(shí)間模擬等。經(jīng)過專用軟件處理后，證明用戶建立的源文件正確無誤，最后將其轉(zhuǎn)換