內(nèi)存設(shè)計(jì)流程簡(jiǎn)介課件

內(nèi)存產(chǎn)品設(shè)計(jì)流程必須采用高速數(shù)字電路設(shè)計(jì)原理定義：數(shù)字電路的工作頻率在達(dá)到45MHZ~50MHZ時(shí)，并且此工作頻率的電路分量占整個(gè)電子系統(tǒng)一定的份量，我們稱這樣的電路為高速電路如我們的各種內(nèi)存產(chǎn)品中的時(shí)鐘頻率和數(shù)據(jù)頻率都達(dá)到了如下的級(jí)別：影響高速信號(hào)的幾個(gè)原因：（1）產(chǎn)生傳輸線效應(yīng)，包括特征電阻等電氣特性，信號(hào)以電磁場(chǎng)的形式在信號(hào)層面和參考層面之間傳播。（2）寄生了電容和電感效應(yīng)，并孳生了其他如電磁干擾(EMI)等不良影響.（3）過(guò)近的傳輸線間容易產(chǎn)生容性串繞，電流通過(guò)一根信號(hào)線耦合到另一根信號(hào)線上，影響信號(hào)的正常工作。（4）傳輸線中的特征電阻，電容，電感等效應(yīng)會(huì)增加信號(hào)的傳輸時(shí)延和減緩信號(hào)的上升延。傳輸線的線長(zhǎng)線寬都對(duì)信號(hào)傳輸產(chǎn)生影響。（5）信號(hào)回流必須通過(guò)參考平面進(jìn)行回流，否則電磁干擾將使線路無(wú)法正常工作。此外，傳輸線效應(yīng)還包括反射信號(hào)，過(guò)沖和下沖等其他影響，不可能用傳統(tǒng)低頻的線路設(shè)計(jì)方法來(lái)進(jìn)行設(shè)計(jì)，否則設(shè)計(jì)的PCB將無(wú)法工作。高速電路設(shè)計(jì)技術(shù)已經(jīng)成為解決高頻狀態(tài)下控制信號(hào)完整性的唯一途徑。

JEDEC提供的規(guī)范DIMM信號(hào)類別.(數(shù)據(jù),地址信號(hào),命令信號(hào),1/2bank?)符合對(duì)應(yīng)RowCard的器件封裝,尺寸,頻率等參數(shù),如DRAM,PLL,REG,AMB等.原理圖(信號(hào)連接關(guān)系)DIMM外觀尺寸.各種信號(hào)的拓?fù)浣Y(jié)構(gòu),線長(zhǎng)容限,以及端接的阻容器件.規(guī)定阻抗控制(60Ohm+/-10%)參考疊層.VDDSPD,Vref,VDDQ等電源線以及電源/地層的去藕電容參考容值.高速電路設(shè)計(jì)流程specsolutionDesignentryPCBlayoutSignaltestYNOK

completeTraditionaldesignflowspecsolutionDesignentryPCBlayoutSignaltestYNOK

completeOKNPre-simPost-simHigh-speeddesignflow業(yè)界較先進(jìn)的PCB設(shè)計(jì)軟件——Cadence包括原理圖、PCB版圖，信號(hào)完整性及電源仿真等多種工具的專業(yè)PCB設(shè)計(jì)軟件。原理圖使用ConceptHDL，板圖級(jí)的設(shè)計(jì)使用Allegro1.原理圖設(shè)計(jì)SPEC原理圖要求:1.確定器件封裝2.確定器件間連接關(guān)系2.PCB板圖設(shè)計(jì)疊層結(jié)構(gòu)對(duì)阻抗的控制帶狀傳輸線：信號(hào)線夾于兩層參考平面之間。這樣的結(jié)構(gòu)有利于減少外接的電磁干擾，可以得到較好的的信號(hào)。對(duì)于比較重要的時(shí)鐘信號(hào)，多層布線中可以優(yōu)先考慮使用內(nèi)層布線微帶傳輸線：信號(hào)的表層布線，僅有一層參考層，外界對(duì)線路信號(hào)的傳輸影響比帶狀線要差，但這樣的設(shè)計(jì)使得布線相對(duì)簡(jiǎn)單且接觸信號(hào)線更為容易。SSHWWWFR4GroundPlane布線阻抗要求：JEDEC對(duì)信號(hào)線阻抗有明確的要求(DDRII為例）：特征阻抗: 60Ohm＋/－10%信號(hào)線最小間距: 4mil差分線間距： 4mil影響PCB特征阻抗的幾個(gè)重要參數(shù)為:線寬,介質(zhì)厚度,介電常數(shù),銅厚等對(duì)于已給定的FR-4PCB介質(zhì),我們主要關(guān)注的的是如何調(diào)整參考平面的疊層及電源/地平面的分布來(lái)保證布線阻抗的連續(xù).JEDEC提供的幾種PCB疊層結(jié)構(gòu)布線約束：方便地設(shè)置線間的距離約束，以便手動(dòng)布線時(shí)使線寬和線距自動(dòng)地避讓，以達(dá)到要求的距離。時(shí)鐘線的布線數(shù)據(jù)線的布線減少?gòu)澢杩共贿B續(xù)點(diǎn)減少過(guò)孔的使用保持差分線的平行及等距布線技巧：走內(nèi)層——降低電磁干擾

在保證阻抗情況下以最小間距并行——減小共模干擾調(diào)整走線長(zhǎng)度——滿足時(shí)序電容：1.旁路電容－為參考不同電源層的信號(hào)提供完整的回流路徑。2.去耦電容－增加電源和地的交流耦合，減小交流信號(hào)對(duì)電源的影響；消除電源電壓抖動(dòng)，穩(wěn)定參考電壓。在PCB上均勻分布旁路電容和去耦電容。3.負(fù)載電容——用于平衡負(fù)載端的結(jié)構(gòu)，優(yōu)化信號(hào)質(zhì)量4.濾波電容——濾除ODT,CS等低頻信號(hào)上的高頻噪聲根據(jù)JEDEC規(guī)范，在CS相應(yīng)信號(hào)線上會(huì)加上負(fù)載電容和濾波電容電容(續(xù)）加入仿真流程后的PCB設(shè)計(jì)信號(hào)完整性（SignalIntegrity）仿真：Cadence仿真軟件可把連續(xù)的幾段由無(wú)源元件(如電阻,電容或電感)連接的net識(shí)別為一段特殊的Xnet。通過(guò)Xnet可以仿真一段連接驅(qū)動(dòng)源和接收端的信號(hào)波形，以判別信號(hào)在傳輸過(guò)程種是否產(chǎn)生失真。準(zhǔn)備好進(jìn)行SI仿真的PCB板圖調(diào)整PCB疊層以滿足阻抗要求轉(zhuǎn)換IBIS模型并加載到芯片上用Probe提取仿真信號(hào)線提取信號(hào)的拓?fù)浣Y(jié)構(gòu)創(chuàng)建阻容器件模型設(shè)置仿真參數(shù)生成報(bào)告并檢查模型和疊層是否正確對(duì)比相應(yīng)公板的信號(hào)波形仿真結(jié)果分析反饋回設(shè)計(jì)端結(jié)束仿真流程：模型加載轉(zhuǎn)換IBIS模型(DRAM,Register,PLL北橋芯片