騰訊視覺設計筆試題

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ASIC分為全定制和半定制。全定制設計需要設計者完成全體電路的設計，因此需要大量人力物力，生動性好但開發(fā)效率低下。假設設計較為夢想，全定制能夠比半定制的ASIC芯片運行速度更快。下面就由我為大家介紹一下ASIC設計筆試題的文章，接待閱讀。

ASIC設計筆試題篇1

1,從RTLcoding到GDS文件生成的5個步驟,簡要描述概括做什么,使用了什么工具.

2,好多個英文簡寫,選5個解釋是什么

FIFO,PR,setup/holdtime,CPLD,RISC,STA,...

3,1)半加器和全加器的定義

2)用bool表達式表示一個全加器,并用門電路實現(xiàn)

3)用一個半加器和一個全加器實現(xiàn)一個快速進位加法器

4,寫一個同步FIFO的操縱規(guī)律,已知SRAM的連接,要求深度用DEPTH表示

5,南北橋通信過程是上電之后北橋詢問南橋是否打定好,若打定好進入Connected狀態(tài),傳

輸數(shù)據(jù)和命令,若長時間沒有數(shù)據(jù)傳輸那么進入Disconnected狀態(tài)以儉約資源.給出了幾個狀態(tài)跳轉(zhuǎn)信號

1)畫狀態(tài)跳轉(zhuǎn)圖

2)若南北橋信號傳輸時延有2T,怎么修改狀態(tài)圖

3)若有握手信號,怎么修改狀態(tài)圖

6,智力題

選做題,只記得4道了,還不全

1,1)6層電路板,有100M的高速信號和一層低速信號,怎么分層,理由

2)小電容,偶合電容和大電容在電路中分別是什么作用

3)若板上有32個IO,同時跳變,開關(guān)跳變方式,給了幾個參數(shù),然后要計算電感電容大小

2,給出一個組合時序程序,已知幾個波形,畫其他信號的波形(組合規(guī)律,時序有posedge和negedge,參數(shù)還彼此嵌套,分外煩雜)

2)3)問不記得了,沒做

3,a.caching和pre-fetch都是提高數(shù)據(jù)訪問效率的方法，簡述其含義。

b.說明cache的兩種寫回方式。

c.在嵌入式中，以上兩種方法分別可以被用在下面哪個功能中BIU和DMA。

4,M種顏色的球放入n個盒子中，每個盒子中球的個數(shù)和顏色不定，有一個m種顏色的色盤

，設計一種數(shù)據(jù)布局，從n個盒子中拿出最小數(shù)量的盒子，填滿色盤。

例如m=5;n=6

盒子1：1,3,4

盒子2：1

盒子3：2，5

盒子4：1，3

盒子5：2，4，5

盒子6：3

答案為：盒子1和盒子3

ASIC設計筆試題篇2

1,序列檢測,寫代碼

2,寫代碼,實現(xiàn)將信號A舉行同步,產(chǎn)生信號B,信號A可視為無毛刺信號

RSThhhblllllllllllllllllllll

CLKAababababababababababababab

Allllllahblllllllllllllll

CLKBlllahhbllahhbllahhbllah

Blllllllllllahhhhhbll

RST,CLKA,CLKB,A是輸入,B是輸出

3,異步FIFO定義,空滿信號是哪個時鐘域產(chǎn)生的

4,1)什么是setuptimeviolation,holdtimeviolation

2)一張圖,假設沒有setuptimeviolation,計算最快時鐘周期

3)另外一張圖,是否有holdtimeviolation,為什么?

ASIC設計筆試題篇3

1,描述一段PERL代碼的功能

2,用CMOS畫AB+CD,和主從觸發(fā)器

3,1)有輸入A[1:0]和B[1:0],輸出A_gt_B,A_lt_B,A_eq_B,寫代碼實現(xiàn),只能用與,或,非

規(guī)律2)寫鼓舞模塊,測試上面的代碼,要求三中不同的輸出,并且輸入20個時間單位變化一次,100個時間單位終止仿真

4,CACHE的優(yōu)點,假設提高