使用時(shí)鐘PLL的源同步系統(tǒng)時(shí)序分析

使用時(shí)鐘PLL的源同步系統(tǒng)時(shí)序分析SetupMargin(ns}HoldMar^n(ns)RminEtchDelay(nsjRmaxEtchDelay(rts}FminEtchDelay(ns}FmaxEtchDelay(ns)TransferNetJlengthData0.&37-0.1420.39504540.3S:50.451data1in0.756-0.0490.4790.5540.4710.549data1.5in0.6670.0560.5590.6670.5520.65Sdata2in0.5S10.1540.63S0.75&0.63407&data25in0.4870.2510.7U0.0620.7060.055data3in0.3970.3530.79&0.9520.7090.94Sdata3.Sin0.2960.45「0.00「 1.053「 0.87「 1.04Sdata4in0.1990.5520.9641.1490.9571.15data4.Bin一)回顧源同步時(shí)序計(jì)算SetupMargin=MinClockEtchDelay-MaxDataEtchDelay-MaxDelaySkew-SetupTimeHoldMargin=MinDataEtchDelay一MaxClockEtchDelay+MinDelaySkew+DataRate-HoldTime下面解釋以上公式中各參數(shù)的意義：EtchDelay：與常說的飛行時(shí)間(FlightTime)意義相同，其值并不是從仿真直接得到，而是通過仿真結(jié)果的后處理得來。請(qǐng)看下面圖示：圖一為實(shí)際電路，激勵(lì)源從輸出端，經(jīng)過互連到達(dá)接收端，傳輸延時(shí)如圖示Rmin，Rmax，F(xiàn)min，F(xiàn)max。

圖二為對(duì)應(yīng)輸出端的測(cè)試負(fù)載電路，測(cè)試負(fù)載延時(shí)如圖示Rising,Falling。通過這兩組值就可以計(jì)算得到EtchDelay的最大和最小值。曲訕寫「尺_(dá)用腫*ACNdi?bVinMaas_F_High^ACNoisBVlnMtasFLew-ACNd曲訕寫「尺_(dá)用腫*ACNdi?bVinMaas_F_High^ACNoisBVlnMtasFLew-ACNdiaa■■■■■—MUM vstimulusRniinRmaxVinM&as_R^Low-ACNoisaFminFmax圖1RawEtchDelay1VmeasRVmeasFvstimulusRising圖1RawEtchDelay1VmeasRVmeasFvstimulusRisingFalling圖2TestLoadMeasurementDelaySkew*：DelaySkew描述的是信號(hào)在緩沖輸出前時(shí)鐘和相對(duì)應(yīng)數(shù)據(jù)的相對(duì)位置，如圖三所示。SKEW_MIN和SKEW_MAX分別確定了無效數(shù)據(jù)無效窗口的起點(diǎn)和終點(diǎn)。它們的值可正可負(fù)，負(fù)值表明數(shù)據(jù)邊沿超前于對(duì)應(yīng)的時(shí)鐘邊沿，反之亦然。DataValid2DataInvalid2DataValid2DataInvalid2SKEWMINi』SKEW_MAXClocki'StrobeEdge2DataValid1圖3DelaySkewSetup/HoldTime：即接受器件正確鎖存數(shù)據(jù)的最小建立和保持時(shí)間。從以上敘述可以清晰看出，時(shí)序計(jì)算公式中的參數(shù)可以分為三類：第一類是DelaySkew，由輸出端所用器件決定，從數(shù)據(jù)手冊(cè)中可以得到；第二類為EtchDelay，由互連電路決定，需要通過仿真和計(jì)算得到；第三類為Setup/HoldTime，由接收端所用器件決定，同樣可以從其數(shù)據(jù)手冊(cè)中得到。二）使用時(shí)鐘PLL的系統(tǒng)時(shí)序分析首先，來看一個(gè)簡(jiǎn)單的是使用時(shí)鐘PLL的系統(tǒng)接口。如圖四所示，數(shù)據(jù)信號(hào)通過傳輸線直接連接，時(shí)鐘從輸出端（Source）出來后輸入時(shí)鐘PLL，然后PLL輸出至接收端(Target),PLL自身有反饋回路。圖4ClockPLLInterfaceDiagram從傳輸網(wǎng)絡(luò)的角度看，此接口由四條網(wǎng)絡(luò)組成，分別是數(shù)據(jù)(data),PLL時(shí)鐘輸入(clkin)，PLL時(shí)鐘輸出(clkout)和時(shí)鐘反饋(clock_fb)。對(duì)應(yīng)于第一部分的計(jì)算公式，可以很容易確定第一類和第三類參數(shù)，也就是圖示的Delay_Skew，即輸出端參數(shù)，和SETHLD，即輸入端參數(shù)。下面來確定第二類，即互連延時(shí)。定義：IC(ClockInputtothePLL)為源端時(shí)鐘輸入到時(shí)鐘PLL的EtchDelay，OC(ClockOutputfromthePLL)為時(shí)鐘從PLL輸出到接受器件的EtchDelay,FB為PLL的反饋回路的延時(shí)，NX為PLL的輸入到輸出的延時(shí)，則：

總的時(shí)鐘延時(shí)MinClockEtchDelay=MinIC+MinNX+MinOC-MaxFBMaxClockEtchDelay=MaxIC+MaxNX+MaxOC-MinFB將得到的總的時(shí)鐘和數(shù)據(jù)信號(hào)延時(shí)代入到時(shí)序計(jì)算公式，就可以計(jì)算出使用時(shí)鐘PLL的系統(tǒng)時(shí)序裕量。三）使用Quantum-SI仿真計(jì)算使用時(shí)鐘PLL的系統(tǒng)時(shí)序Quantum-SI支持時(shí)鐘PLL系統(tǒng)時(shí)序分析，它領(lǐng)先的信號(hào)完整性（SI）和時(shí)序分析功能可以快速解決此類問題。Quantum-SI以電路接口為中心，可以在一個(gè)接口上建立多個(gè)傳輸網(wǎng)絡(luò)，而Quantum-SI可以分析這不同傳輸網(wǎng)絡(luò)之間的時(shí)序關(guān)系。如圖五，圖六所示A>W1*0dtffsimtrieOdinW3t7cliffsimple0.1iicidr^_controlorm|?E560cMCK_S[0]aar2_pt\SCAC04MCKW2A>W1*0dtffsimtrieOdinW3t7cliffsimple0.1iicidr^_controlorm|?E560cMCK_S[0]aar2_pt\SCAC04MCKW2J4diffsimple(leiiglliii竺.Mclki^Trg/xr:dlltFomt：V?ri?tim■xra與ValueV-ducl/claVololldriSltHf IIV二沁：hSjFlR'ULgt爍口皿；：2in2.5in3iri3￡6<iil4.5in56■zllroijtOILtV_a^.gihjtlKuJlJm<rioriii^￡irt'Jin'JSlLr1nrkthSPTlflh+hV.=-!￡■hSth-小FhinH1TiHhinim暫HlnhinrtstaS' "F?<nrmpxli-i5in7in?5i-i3i-nTi5in4inSulutiunSuabu;圖5TransferNetSetupMargin忻劭HoldMargin￡ns)RminEtchDeJay(nsjRmaxEtchDeJay(ns}FmjnEtchDelay(rtsjFmaxEtchDelay(ns)TransferNel$lengthData0.837-0.1420.39504540.3S;?0.451data1in0.756-0.0490.4790.5540.4710.549data1.5in0.6670.0560.5590.6570.5520.65Sdata2in0.5S10.1540.63S0.7550.6340.7&data25in0.4870.2510.7U0.0620.7060.055data3in03370.3530.79&0.9520.7890.940data3.Bin0.2360.45「 0.03「 1.053「 0.87「 1.04Sdata4in0.1990.5520.96+1.1490.9571.15data4.Sin圖6Setup/HoldMarginbyvariation圖六是在圖五的傳輸網(wǎng)絡(luò)建立后